SDRAM (MT48LC64M4A2), принцип работы Опции

[alexast]

Уважаемые коллеги!
Мне необходимо понять логику работы микросхемы памяти SDRAM (MT48LC64M4A2)
В частности физику процессов следующих режимов:
1. Precharge
2. Auto precharge
3. Auto refresh
4. Self refresh
Что стоит физически за этими процессами.
Следующее:
С какой целью необходимы так называемые CAS latency
Как будут развиваться события если необходимо обратиться по шине и осуществить чтение/запись данных в память однако в это время SDRAM должна сделать refresh, которые осуществляются с определённой периодичностью 64 ms 8192 за этот период.
Что такое режим interleaving?
Скажу сразу, что у меня есть описание этой ИМС (которое я уже прочитал), но хотелось бы иметь авторитетное мнение специалистов уже имеющих опыт работы с этой ИМС чтобы сразу сложилось правильное понимание.
Заранее спасибо с уважением Алексей.

[DpInRock]

Это вы просто до страницы 7 не дочитали.

[alexast]

Это вы просто до страницы 7 не дочитали.

Ну вот дочитал стало вроде бы понятно. Ещё один вопрос, чтобы правильно понимать далее. Если эта память совместно с контроллером управляется каким-нибудь процессором, правильно ли я понимаю что адресная шина непосредственно процессора подключается к контроллеру, далее имеется уже другая адресная шина подключаемая к памяти?
И таким образом адреса на процессорной адресной шине не обязаны совпадать по значению с адресными на SDRAM?
И как заключение процессора совсем не обязан знать что за адрес присутствует на шине SDRAM, заботясь лишь о полученни правильного содержания из буфера данных.
Это первый вопрос, если можно.
Заранее спасибо с уважением Алексей.

[aaarrr]

Если эта память совместно с контроллером управляется каким-нибудь процессором, правильно ли я понимаю что адресная шина непосредственно процессора подключается к контроллеру, далее имеется уже другая адресная шина подключаемая к памяти?

Да, шина другая, хотя получается из первой, как правило, путем достаточно простых манипуляций.
Соответствие адресов процессора и памяти обычно указывают в докуметнации на контроллер.

И таким образом адреса на процессорной адресной шине не обязаны совпадать по значению с адресными на SDRAM?
И как заключение процессора совсем не обязан знать что за адрес присутствует на шине SDRAM, заботясь лишь о полученни правильного содержания из буфера данных.

Не обязаны и не обязан.

[alexast]

Да, шина другая, хотя получается из первой, как правило, путем достаточно простых манипуляций.
Соответствие адресов процессора и памяти обычно указывают в докуметнации на контроллер.


Не обязаны и не обязан.

Спасибо за ответ.
Второй вопрос если можно?
Каким образом процессор понимает, что данные на шине готовы и могут быть использованы?
Т.е. Процессор синхронно выставляет адрес и ожидает получения данных на шине данных. Они не готовы в силу временных задержек. Что делает процессор на следующем такте когда ему необходимо выполнить операцию?
Заранее спасибо с уважением Алексей.

[aaarrr]

Процессор синхронно выставляет адрес и ожидает получения данных на шине данных. Они не готовы в силу временных задержек. Что делает процессор на следующем такте когда ему необходимо выполнить операцию?

Контроллер вежливо попросит его подождать при помощи сигнала WAIT.