Передача сигнала из синхронной 66MHz в синхронную схему 50MHz Опции

[gosha]

Подск пож: необходимо передать 2 сигнала (hsync, vsync) по 1бит с выхода D триггеров (clk_in=66MHz), на вход триггеров 50MHz.

Длительность имп на частоте 50MHz может быть неск тактов (не критично).

В схеме 50Mhz будет производиться взаимный анализ сигналов.

Код

if(vsync)
else
   if(hsync)
       else

Если увеличить длительность пульсов vsync, hsync на частоте 66MHz, все- равно это приводит к иногда (1/100) нестабилльности работы схемы (Chipscope)

Спасибо.

[rsv]

тут все замечательно расписано:
http://en.wikipedia.org/wiki/Clock_domain_crossing
там есть ссылочки на 2 статьи, очень полезные.

если тяжко читать по английски, то есть цикл статей вот этого господина http://iosifk.narod.ru/hdl_coding/verilog.htm , глава номер 11. В электронном виде нет, можно либо диск заказть у него, либо взять нужный номер журнала "компоненты и технологии" и почитать там