Цитата(gosha @ Jul 8 2009, 16:03)
Подск пож: необходимо передать 2 сигнала (hsync, vsync) по 1бит с выхода D триггеров (clk_in=66MHz), на вход триггеров 50MHz.
Длительность имп на частоте 50MHz может быть неск тактов (не критично).
В схеме 50Mhz будет производиться взаимный анализ сигналов.
Код
if(vsync)
else
if(hsync)
else
Если увеличить длительность пульсов vsync, hsync на частоте 66MHz, все- равно это приводит к иногда (1/100) нестабилльности работы схемы (Chipscope)
Спасибо.
Попробуйте это
Код
-- Provides a one-shot pulse from a non-clock input, with reset
--**Insert the following between the 'architecture' and
---'begin' keywords**
signal Q1, Q2, Q3 : std_logic;
--**Insert the following after the 'begin' keyword**
process(<clock>)
begin
if (<clock>'event and <clock> = '1') then
if (<reset> = '1') then
Q1 <= '0';
Q2 <= '0';
Q3 <= '0';
else
Q1 <= D_IN;
Q2 <= Q1;
Q3 <= Q2;
end if;
end if;
end process;
Q_OUT <= Q1 and Q2 and (not Q3);
код на VHDL
Дополнительно скажу: сделайте строб готовности данных - этот строб пропускаете через схему (см код на VHDL), т.о. производите синхронизацию и забираете свои данные уже на другой тактовой частоте
