Подавление акустического эха с помощью FPGA, Какие алгоритмы подходят, и вообще, реализуемо ? Опции

[bsp]

Рассматривается система, в которой есть полностью четырехпроводный речевой тракт с выходом во внешний мир через цифру. Частота следования отсчетов 8 КГц, 16 разрядов. Есть необходимость кроме использования телефонной трубки обеспечить громкоговорящую связь для одного такого канала. Из свободных ресурсов - половина LE в Циклон 3 ( EP3C5 ) и почти все умножители ( 20 - 21 ) и ОЗУ ( блоков 40 ). Посмотрел применяемые алгоритмы в системах на DSP, похоже, самый популярный - компенсация по методу наименьших квадратов. Опыта в цифровой обработке сигнала у меня мало, прикинул, вроде могу втиснуть что-то такое, но никакой уверенности в том, что ресурсов хватит и что работать будет как надо, нет. Как последний вариант, можно сделать систему с переключением, но этого очень не хочется. Просьба помочь советом, где посмотреть самые "модные" алгоритмы с прицелом на FPGA и насколько это вообще реализуемо при таких ресурсах.

[bsp]

Вот еще вопрос. Есть плата с микросхемой Cirrus Logic CS6422, представляет из себя адаптивный компенсатор акустического и сетевого эха, четырехпроводная, внутри цифровая, на входах выходах АЦП ЦАП. В нее заложена возможность при перехода в полудуплексный режим, если компенсация не справляется. Означает-ли это, что гарантированной устойчивости компенсации во всех ситуациях нельзя добиться, или есть примеры, говорящие об обратном? Лирическое отступление - свалилась другая срочная работа совершенно отличающегося характера, теперь месяц или два эхоподавлением придется заниматься в фоновом режиме ( хотя эту работу тоже никто не отменял, и тянуть с ней сильно нельзя ). А изучить в области цифровой обработки сигналов похоже, придется много. Может кто посоветует хорошую литературу для изучения. С основами был знаком когда-то, но многое уже забыл.