Может я конечно не совсем понял тему. Но: описание схема на языке Си всё равно остаётся описанием схемы, а не описанием алгоритма программы. Так же, как и для языков VHDL, Verilog есть понятие синтезируемого подмножества языка. И если описание выходит за эти рамки - в ПЛИС это запихнуть не удасться.
|