реклама на сайте
подробности

 
 
> Подавление акустического эха с помощью FPGA, Какие алгоритмы подходят, и вообще, реализуемо ?
bsp
сообщение Aug 2 2009, 14:29
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 339
Регистрация: 27-08-05
Пользователь №: 8 013



Рассматривается система, в которой есть полностью четырехпроводный речевой тракт с выходом во внешний мир через цифру. Частота следования отсчетов 8 КГц, 16 разрядов. Есть необходимость кроме использования телефонной трубки обеспечить громкоговорящую связь для одного такого канала. Из свободных ресурсов - половина LE в Циклон 3 ( EP3C5 ) и почти все умножители ( 20 - 21 ) и ОЗУ ( блоков 40 ). Посмотрел применяемые алгоритмы в системах на DSP, похоже, самый популярный - компенсация по методу наименьших квадратов. Опыта в цифровой обработке сигнала у меня мало, прикинул, вроде могу втиснуть что-то такое, но никакой уверенности в том, что ресурсов хватит и что работать будет как надо, нет. Как последний вариант, можно сделать систему с переключением, но этого очень не хочется. Просьба помочь советом, где посмотреть самые "модные" алгоритмы с прицелом на FPGA и насколько это вообще реализуемо при таких ресурсах.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Ковылин_Констант...
сообщение Aug 12 2009, 06:29
Сообщение #2


Участник
*

Группа: Свой
Сообщений: 41
Регистрация: 4-05-08
Из: Новосибирск
Пользователь №: 37 258



Да, результаты Fast RLS реализации, особенно на структурах Лягерра впечатляют (на графиках из статей Ali H.Sayed и Ricardo Merched).

Одно но - при беглом взгляде на алгоритм, для реализации RLS нужно использовать деление, что для FPGA неудобно.

2SM: Вы использовали деление в своих алгоритмах fast RLS?

2bsp: http://www.rowetel.com/ucasterisk/oslec.html - собираюс реализовать эот алгоритм в FPGA тк без делений, но он не очень подходит для подавления при громкой связи ( этот алгоритм скорее рассчитан на остаточное эхо ).
Go to the top of the page
 
+Quote Post
SM
сообщение Aug 12 2009, 07:39
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881



Цитата(Ковылин_Константин @ Aug 12 2009, 10:29) *
2SM: Вы использовали деление в своих алгоритмах fast RLS?

Разумеется использовал. Более того, деление нужно и в классическом NLMS. А в чем, собственно, проблема? Делитель в FPGA занимает примерно столько же, сколько и умножитель. Однако я это все в ФПГА не раскладывал, я на DSP все делал.
Go to the top of the page
 
+Quote Post
Ковылин_Констант...
сообщение Aug 12 2009, 09:38
Сообщение #4


Участник
*

Группа: Свой
Сообщений: 41
Регистрация: 4-05-08
Из: Новосибирск
Пользователь №: 37 258



Цитата(SM @ Aug 12 2009, 14:39) *
Разумеется использовал. Более того, деление нужно и в классическом NLMS...


Это одно место с делением на усреднённую мощность в NLMS красиво обходится : Поправка коэффициентов в фильтре всё-равно с эмпирическим коэффициентом, и значение усреднённой мощности для нормализации поправок (N-нормализация) берётся с точностью до одного бита (те коэффициент от этого скачет от 1 до 2х). Далее деление заменяется на сдвиг и всё )
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 29th July 2025 - 09:31
Рейтинг@Mail.ru


Страница сгенерированна за 0.01391 секунд с 7
ELECTRONIX ©2004-2016