Stratix IV kit vs Virtex-6 kit Опции

[zverek]

С Virtex'ами не работал, провести корректное сравнение не могу, но составить примерную картину о Virtex-6 было бы очень кстати. Судя по даташитам Virtex-6 хуже Strativ IV (как минимум обратил внимание на то, что первый не поддерживает PCIe V2 x8), но вопрос насколько? Virtex-6 в основном придется использовать для отладки ASIC'а (Design Compiler), как с этим обстоят дела у Virtex?

[jojo]

>иными словами - planahead генерит ucf файл, который можно и руками написать (могу кинуть пример) - почему этого не встроили в базовый ISE - тайна веков

Киньте пример, пожалуйста. А то мой UCF минималистичен до предела.

Многопоточная опция появилась в 11.2, т.е. ещё сервиспак требуется к 11.1.
Но больше помогает общее улучшение качества ISE, а не сама многопоточность. В 2 раза по времени сбоорки проекта по сравнению с ISE 10 я выигрыш получил.

[yes]

Киньте пример, пожалуйста. А то мой UCF минималистичен до предела.

вот собственно то, что добавил планэхед (может новые версии чего-то еще умеют, но 9 то же самое делала), ну а дальше идет копия ucf файла (написанного руками) с присвоением пинов и заданием временных констрейнов

Код

################################################################################
####
# Generated by PlanAhead 8.2.4 built on 'Mon Oct 23 12:26:52 PDT 2006' by 'bdeegan'
################################################################################
####


# PlanAhead generated physical constraints

AREA_GROUP "filters" RANGE=SLICE_X4Y0:SLICE_X43Y269;
AREA_GROUP "filters" RANGE=RAMB16_X0Y0:RAMB16_X1Y32;
AREA_GROUP "filters" RANGE=DSP48_X0Y0:DSP48_X0Y65;
AREA_GROUP "filters" RANGE=FIFO16_X0Y0:FIFO16_X1Y32;
INST "gnss_dsp_xil/rf_data_proc_0/filters.filters_0" AREA_GROUP = "filters";
AREA_GROUP "agc_1" RANGE=SLICE_X66Y160:SLICE_X89Y187;
INST "gnss_dsp_xil/rf_data_proc_0/rf_agc_pwm_0/PWM_FOR_AGC_GEN[1].pwm_inst0" AREA_GROUP = "agc_1";
INST "gnss_dsp_xil/rf_data_proc_0/rf_agc_pwm_0/RF_AGC_WB_GEN[1].agc_wb_inst" AREA_GROUP = "agc_1";
AREA_GROUP "agc_0" RANGE=SLICE_X66Y128:SLICE_X89Y155;
INST "gnss_dsp_xil/rf_data_proc_0/rf_agc_pwm_0/PWM_FOR_AGC_GEN[0].pwm_inst0" AREA_GROUP = "agc_0";
INST "gnss_dsp_xil/rf_data_proc_0/rf_agc_pwm_0/RF_AGC_WB_GEN[0].agc_wb_inst" AREA_GROUP = "agc_0";

################################################################################
####
# Constraints from file : 'D:\PlanAhead_Projects\project_3_GPSL1L2\project_3_GPSL1L2.data\floorplan_1_buff\fp.ucf'
################################################################################
####

.....