SSEL1 в SSP в LPC21x всё-таки машет аппаратно! Опции

[InsolentS]

Не знаю, сделал ли я большое открытие, но SSP всё-таки дёргает аппаратно SSEL !! Надо просто вешать на этот вывод подтяжку, т.к. в данном случае тип выхода меняется на открытый коллектор. Лично я долго парился по этому вопросу, в интернете ничего нет на эту тему, в даташите тоже не ясно. Видел многих кто плюнул и работал с SSEL через GPIO.

[evgen2]

Кстати о птичках.

В несколько другом проекте с использованием LPC2148 c выставленной частотой 60МГц, обнаружили, с осциилографом, засаду с частотой у SSP (LPC - мастер): если делитель частоты равен 4 или больше - частота клоков ведет себя как и положено, т.е. для 4 - 15МГц. Если ставить 3 или 2, то частота не меняется и равна 38 с чем-то МГц! Самое интересное, что на этой частоте используемый DAС от TI "почти всегда" работал, хотя у него в даташите ограничение в 30МГц.

[zltigo]

Кстати о птичках.

Птички какие-то .... не вызывающие доверия . Для начала SSP тактируется через совершенно независимый прескалер, который делит на 2, минимум. Посему получить 15 MHz должно получить при 2, а отнюдь не 4... А больше 30MHz вообще не получить.
Другое дело, что на 30 MHz уже становятся жутко заметными (В errata документировано) укорочениея первого ( и по нисходящих последующих) импульсов.

[evgen2]

Птички какие-то .... не вызывающие доверия . Для начала SSP тактируется через совершенно независимый прескалер, который делит на 2, минимум. Посему получить 15 MHz должно получить при 2, а отнюдь не 4...

на 2148 PCLK можно сделать равным тактовой частоте.

VPBDIV
00 VPB bus clock is one fourth of the processor clock.
01 VPB bus clock is the same as the processor clock.

А больше 30MHz вообще не получить.

Я тоже знаю, что получаться не должно, но тектроникс показывал таки больше. Если б не показывал - я б сюда не писал.

[zltigo]

на 2148 PCLK можно сделать равным тактовой частоте.

Однако, речь велась о SSP Clock Prescale Register а не о тактовой частоте перефиирии.

CPSDVSR This even value between 2 and 254, by which PCLK is divided
to yield the prescaler output clock..

Таким образом тактовая частота SSP не более 1/2 PCLK, и даже если собственный делитель в SSPCR единица.

Я тоже знаю, что получаться не должно, но тектроникс показывал таки больше. Если б не показывал - я б сюда не писал.

Вы даже не представляете, сколько "лабораторных" работ по исследованию SPI я провел для выжимания всего и вся из SSP LPC21xx
То, что Вы действительно могли видеть, это, уже писал, укорочение первых импульсов, что действительно могло создать некую иллюзию, что частота более высокая.

[evgen2]

Однако, речь велась о SSP Clock Prescale Register а не о тактовой частоте перефиирии.

Таким образом тактовая частота SSP не более 1/2 PCLK, и даже если собственный делитель в SSPCR единица.

Ну так PCLK - 60МГц,
При установке SSP Clock Prescale Register в 2 получаем 30 МГц, при 3 - 20 Мгц.

Вы даже не представляете, сколько "лабораторных" работ по исследованию SPI я провел для выжимания всего и вся из SSP LPC21xx

А вы случаем не два LPC между собой связывали ?

То, что Вы действительно могли видеть, это, уже писал, укорочение первых импульсов, что действительно могло создать некую иллюзию, что частота более высокая.

Я конечно бестолковый, "человек без паяльника" и даже без осциллографа, но есть коллега с паяльником и осциллографом, который меня ткнул носом в экран осциилографа, на котором было четко видно в случае делителя 2 и 3: (далее следует описание словами, поскольку не догадался зафиксировать на цифровик)

• клоки в виде, похожем на синусоиду с фиксированным периодом
• амплитуда первой после паузы синусоиды раза в два меньше последующих.
• Частота, которую "тектроникс" показывал - 38МГц - примерно соотетствовала ручному подсчету по шкале

[zltigo]

Ну так PCLK - 60МГц,
При установке SSP Clock Prescale Register в 2 получаем 30 МГц, при 3 - 20 Мгц.

Да, а как на счет того, что только четные 2-4-6....? Кроме того, сколько нужно поставить, что бы 38 получить

А вы случаем не два LPC между собой связывали ?

В основном FPGA, но и 4 штуки LPC на субмодулях с центральным тоже. Естественно, при LPC-LPC работа идет не 30 MHz, и не на 15. Ибо есть докуменированные ограничения на частоту клоков для slave mode LPC.

[*]клоки в виде, похожем на синусоиду с фиксированным периодом

Дальше можете не продолжать - там нет "синусоиды" - четкие, как и документировано, 10ns фронты. На 30MHz первый импульс и-за укорочения практически треугольник, остальные обычные трапеции.