Не знаю, сделал ли я большое открытие, но SSP всё-таки дёргает аппаратно SSEL !! Надо просто вешать на этот вывод подтяжку, т.к. в данном случае тип выхода меняется на открытый коллектор. Лично я долго парился по этому вопросу, в интернете ничего нет на эту тему, в даташите тоже не ясно. Видел многих кто плюнул и работал с SSEL через GPIO.

Полагаю, что после таких заявлений подпись про "курильщика даташитов..." придется убрать "

Какие именно моменты из отцитированного выше не ясны?

Тоже нет.

Я и не такое видел, ну и что? И сам работаю через GPIO, если нужно обеспечить постоянное наличие SSEL при передаче потока байтов вне зависимотси от темпа их запихивания в FIFO.

Проверьте у себя, без подтяжки SSP машет чип-селектом только в режиме microwire или SSI, но не SPI.
И в даташите на этот счёт ничего нет, тот кусок что Вы привели, я выучил наизусть уже

Не морочте людям голову. В документации ясно описано и поведение SSEL0, SSEL1 и различие в их поведении, и НЕ описан ни один из SSEL как OD. LPC213x/LPC214x оба SPI документации соответствуют.
И

Машет не "все-таки" а в полном соответствии с документацией, чем и пользуюсь с момента появления SSP у первых LPC213x.

а не покажете бестолковому, как использовать SSP для связи двух LPC213x ? Вроде бы все делаю как надо, а куда-то не туда все уходит :-/.

Вам ответить в стиле Вашего вопроса, или попрбуете нормально рассказать что не получается?

Сложно?
Цепляете SCK,MISO,MOSI одного проца к тем же линиям другого проца. SSEL можно не использовать. Остальное дело программы. В настройках SSP один ессно должен быть мастером, другой слэйвом, а в остальном одинаковые настройки. Режим работы SPI.

Земля у процов дожна быть тоже общей.

Вот это и не получается. В слейве выдает 8 фреймов и все, в мастере и передает, и принимает, даже если кабель на друго проц выдернуть. Принимает исключительно 0xffff, причем только если в jtag-отладчике нажимать F5, если ходить пошагово - приема нет.
/* master.c */

#include "LPC230x.h" // Keil: Register definition file for LPC2378
#define MASTER 1

void LPCInit(void);
void SSP_Init(int master);
static int razs=0;
static int razr=0;
int mas[256];

int main()
{ int cmd=0, rcmd=0, par;
LPCInit();
#if MASTER
SSP_Init(1);
#else
SSP_Init(0);
#endif
while(1)
{
#if MASTER
if(SSP0SR & 0x02) //1= TNF Transmit FIFO Not Full.
{ SSP0DR = cmd;
cmd++;
razs ++;
}
if(SSP0SR & 0x04) //1= RNE Receive FIFO Not Empty
{ rcmd = SSP0DR;
mas[razr&0xff] = rcmd;
razr++;
}
#else
if(SSP0SR & 0x04) //1= RNE Receive FIFO Not Empty
{ rcmd = SSP0DR;
mas[razr&0xff] = rcmd;
razr++;
}
// if(rcmd != 0)
{
if(SSP0SR & 0x02) //1= TNF Transmit FIFO Not Full.
{ cmd = razr; //(rcmd&0xff) | ((razr<<8)& 0xff00);
SSP0DR = cmd;
razs++;
}
}

#endif
}
}

void SSP_Init(int master)
{
PCONP |= (1<<21); // power on SSP0 module (default = ON)
/* Вариант 0 /
PINSEL0 = 0x80000000; // configure P0.15 as SCK0
PINSEL1 = 0x0000002a; // configure P0.16 as SSEL0, 0.17 as MISO0, 0.18 as MOSI0
*/
/* Вариант 1 */

PINSEL2 = 0;
PINSEL3 = 0x3cf00; //11 1100 1111 0000 0000
/* */
//P1.20 SCK0, P1.21 - SSEL0, P1.23 - MISO0, P1.24 - MOSI0

SSP0CR0 = 0xf; // 16 бит
/*
SSP0CR0
15:8 SCR Serial Clock Rate. The number of prescaler-output clocks per bit on the bus, minus one. Given that CPSDVR is the prescale
divider, and the APB clock PCLK clocks the prescaler, the bit frequency is PCLK / (CPSDVSR x [SCR+1]).
*/
if(master)
{
SSP0CPSR = 2; // CPSDVSR Master
SSP0CR1 = 0x2; // Enabled, Master mode
} else {
SSP0CPSR = 12; // CPSDVSR Slave
SSP0CR1 = 0x6; // Enabled, Slave mode
}
}


void LPCInit(void)
{
T1TCR=1;
return;
}

Ну, для начала, slave сам никогда ничего сам не выдает. Начинаем с простого - slave передачу master видит?

В SPI нет приема или передачи по-отдельности, а только обмен данными. Чтобы что-то принять нужно что-то передать. SPI-слейв не генерит сам тактовый сигнал. Поэтому чтобы мастер принял данные от слейва он должен что-то передавать. Причем передавать данные в таком же количестве в каком он желает принять от слейва.

Вроде это в переводе значит, что SSPnCPSR у слэйва не используется, а у мастера должно быть не ниже 12 (и чётное) в пересчёте на peripheral clock слэйва.

Поставил и там, и там SSP0CPSR = 12; после чего вроде заработало.
Люди с паяльниками утверждали, что должно и так работать. Правда они же и MISO c MOSI перевернули, как в компорте


Так на готовности aka RNE и TNF слейв должен смотреть ?

процессор LPC2378, в паре планируется LPC214.

Обнаружил что FIFO не вполне FIFO. Т.е. посланный фрейм похоже что не уходит сразу, даже если в FIFO ничего не было ( в SSP0SR сидит TFE), а 8 раз прыгает по ступенькам туда и 8 раз обратно... Вот нельзя ли как-нибудь обрезать или укоротить FIFO ?


#if MASTER
if(SSP0SR & 0x02) //TNF Transmit FIFO Not Full.
{ SSP0DR = cmd;
}
if(SSP0SR & 0x04) // RNE Receive FIFO Not Empty
{ rcmd = SSP0DR;
}

#else
if(SSP0SR & 0x04) //RNE Receive FIFO Not Empty
{ rcmd = SSP0DR;
}
if(SSP0SR & 0x02) //TNF Transmit FIFO Not Full.
{ cmd = rcmd;
SSP0DR = cmd;
}
#endif

Посланный фрейм (байт) уходит сразу. В режиме мастера сразу же устанавливается SSPхSR_bit.BSY до конца передачи байта (опустошения всего FIFO).

О чем все это???

Если посланный фрейм уходит сразу, то почему он приходит обратно через 17 фреймов ? (если слейв тупо копирует вход на выход)

хз. Возможно это клинический случай

Если это клинический случай, то почему он повторяется ? Может я таки чего не понимаю и у читателей форума есть простой пример для измерения задержек при общении двух армов по SSP ?

Вообще, должен через 2 посылки. Если мастер будет передавать неспеша (делая паузы между посылками). Слэйв должен успевать "подкладывать" данные, а если мастер гонит непрерывный поток, то слэйв может не успеть отработать прерывание, в котором он прочитает данные и закинет их обратно в SSPхDR. Вот тогда по нормальной логике слэйв должен начать передавать пустой фрейм (но скорее всего старый SSPхDR), но вряд ли в SSP собьётся счётчик FIFO и слэйв будет передавать вместо одного пустого фрэйма весь FIFO буфер. Но опять же FIFO состоит из 8 фреймов. Откуда может быть 17 - ума не приложу.


Задержки можно вычислить "на пальцах". Fpclk/SSPnCPSR/bits ==> где bits это 2 фрейма по-минимуму (16 бит для байтового SPI) для алгоритма копирования в слэйве принятого фрейма обратно мастеру.

прерываний нет, там и там - тупой поллинг в цикле, 17 может быть 8+8 + 1 - ? Причем это для 2 байтного фрейма и на максимальной скорости . для 8-битного получается немного меньше :-/

Кстати о птичках.

В несколько другом проекте с использованием LPC2148 c выставленной частотой 60МГц, обнаружили, с осциилографом, засаду с частотой у SSP (LPC - мастер): если делитель частоты равен 4 или больше - частота клоков ведет себя как и положено, т.е. для 4 - 15МГц. Если ставить 3 или 2, то частота не меняется и равна 38 с чем-то МГц! Самое интересное, что на этой частоте используемый DAС от TI "почти всегда" работал, хотя у него в даташите ограничение в 30МГц.

Птички какие-то .... не вызывающие доверия . Для начала SSP тактируется через совершенно независимый прескалер, который делит на 2, минимум. Посему получить 15 MHz должно получить при 2, а отнюдь не 4... А больше 30MHz вообще не получить.
Другое дело, что на 30 MHz уже становятся жутко заметными (В errata документировано) укорочениея первого ( и по нисходящих последующих) импульсов.

на 2148 PCLK можно сделать равным тактовой частоте.

VPBDIV
00 VPB bus clock is one fourth of the processor clock.
01 VPB bus clock is the same as the processor clock.



Я тоже знаю, что получаться не должно, но тектроникс показывал таки больше. Если б не показывал - я б сюда не писал.

Однако, речь велась о SSP Clock Prescale Register а не о тактовой частоте перефиирии.

Таким образом тактовая частота SSP не более 1/2 PCLK, и даже если собственный делитель в SSPCR единица.

Вы даже не представляете, сколько "лабораторных" работ по исследованию SPI я провел для выжимания всего и вся из SSP LPC21xx
То, что Вы действительно могли видеть, это, уже писал, укорочение первых импульсов, что действительно могло создать некую иллюзию, что частота более высокая.

Ну так PCLK - 60МГц,
При установке SSP Clock Prescale Register в 2 получаем 30 МГц, при 3 - 20 Мгц.


А вы случаем не два LPC между собой связывали ?



Я конечно бестолковый, "человек без паяльника" и даже без осциллографа, но есть коллега с паяльником и осциллографом, который меня ткнул носом в экран осциилографа, на котором было четко видно в случае делителя 2 и 3: (далее следует описание словами, поскольку не догадался зафиксировать на цифровик)

• клоки в виде, похожем на синусоиду с фиксированным периодом
• амплитуда первой после паузы синусоиды раза в два меньше последующих.
• Частота, которую "тектроникс" показывал - 38МГц - примерно соотетствовала ручному подсчету по шкале

Да, а как на счет того, что только четные 2-4-6....? Кроме того, сколько нужно поставить, что бы 38 получить

В основном FPGA, но и 4 штуки LPC на субмодулях с центральным тоже. Естественно, при LPC-LPC работа идет не 30 MHz, и не на 15. Ибо есть докуменированные ограничения на частоту клоков для slave mode LPC.

Дальше можете не продолжать - там нет "синусоиды" - четкие, как и документировано, 10ns фронты. На 30MHz первый импульс и-за укорочения практически треугольник, остальные обычные трапеции.

ааааааа.... ну 3 я ставил уже в качестве попытки понять, что за фигня

так сказал же, 2 и 3.

О, вот как раз такой случай мне и интересен. Не могли бы вы рассказать, хотя бы на пальцах - что делать с FIFO мастеру при переключении слейвов ? И что делать слейву, когда он отключен от SSP ?

Ну так ясен пень, что для слейва делитель 12.


Таки попробую это дело заснять и предъявить

??? А что делать? Мастер он на то и мастер, дабы командовать и переключать слейвы после того, как задул им все что надо из FIFO

А что ему делать? Бить баклуши. Если нужно передать, то либо ждать, либо просить обслужить генеря прерывание мастеру.

Коллега пообсуждал с другим коллегой и таки пришли к выводу что тектроникс таки наврал с частотой и что там таки было 30 МГц. (Ибо для первого коллеги этот дивайс еще в новинку и не вполне к нему привык.
Ну а "синусомда" - это мое личное впечатление, потому как если уж строго математические подходить - и трапеции там никакой нет ;-)




Так если мастер смотрит на ответ, то что он должен делать ? Задуть все в fifo и ждать когда прийдет последний ответ И только после этого слейвы переключать ?

А если я на лету переключу слейв - что будет ? Плюнул фрейм в фифо, переключил слейв на следующий - мне в ответ пойдет ответ из фифо нового слейва ?

Это уже опять "Тектронис" просто показать чего-либо с наносекундным, хотя-бы разрешением просто не смог - не обязан, если у него на морде под гигагерц полоса написана.

Дождаться опустошения FIFO, что является завершения обмена, и переключать.

Кусок дерьма.

:-))))
Как верно

так хочется как-то извратится, чтоб поднять производительность

уже почуял :-/