реклама на сайте
подробности

 
 
> глюк в Quartus 9.0 SP2
Soflover
сообщение Oct 4 2009, 13:09
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 33
Регистрация: 16-03-05
Пользователь №: 3 397



Прошу помощи!!

Возникла следующая проблема:
Из одного модуля в другой идет сигнал. В первом модуле сигнал жестко посажен на 1. На входе второго, при просмотре с помощью SignalTap, он становится 0.

Семейство ПЛИС: Stratix III

Сталкивался ли кто-нибудь с такой проблемой?

P.S.: Если эта тема уже поднималась, большая просьба переадресовать в нужную ветку.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Rst7
сообщение Oct 4 2009, 16:36
Сообщение #2


Йа моск ;)
******

Группа: Модераторы
Сообщений: 4 345
Регистрация: 7-07-05
Из: Kharkiv-city
Пользователь №: 6 610



Цитата
гм... с этим проблема - уволят на фиг!


Зачем тут весь проект? Минимальный код, который приводит к проблеме в студию.


--------------------
"Практика выше (теоретического) познания, ибо она имеет не только достоинство всеобщности, но и непосредственной действительности." - В.И. Ленин
Go to the top of the page
 
+Quote Post
Soflover
сообщение Oct 4 2009, 16:49
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 33
Регистрация: 16-03-05
Пользователь №: 3 397



Цитата(Rst7 @ Oct 4 2009, 20:36) *
Зачем тут весь проект? Минимальный код, который приводит к проблеме в студию.


Простите, но я не понимаю вашего вопроса.
Есть в проекте два модуля, написанных на Verilog. Из одного есть выход, в другом вход. Зачем тут код?
Вопрос про то, была ли подобная проблема в софте или в семействе ПЛИС. А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.

Я прояснил ситуацию?
Go to the top of the page
 
+Quote Post
Shtirlits
сообщение Oct 4 2009, 17:31
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 845
Регистрация: 18-10-04
Из: Pereslavl-Zalessky, Russian Federation
Пользователь №: 905



Цитата(Soflover @ Oct 4 2009, 20:49) *
А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.

Вызывает желание посмотреть на код остального smile.gif
У altera и xilinx глюков приводящих к неработоспособной схеме я еще не видел, но почему бы и нет?
Все ли хорошо с этим сигналом в RTL viewer, technology map viewer, нашли ли вы его в Chip planner разведенной схемы?
Конечно, можно пытать схему, отрезать от модулей куски, менять настройки синтезатора, мэпера и роутера, менять версию quartus-а, но только после лучшей фокусировки на проблеме.

Прошу прощения за бестактность, но на рассматриваемые signal-tap-ом сигналы наложен ли трибут "syn_keep"? Констрейны все прописаны, перепроверены и соблюдаются?
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- Soflover   глюк в Quartus 9.0 SP2   Oct 4 2009, 13:09
- - Kuzmi4   2 Soflover - так а работает всё как задумывалось т...   Oct 4 2009, 14:39
|- - Soflover   Цитата(Kuzmi4 @ Oct 4 2009, 18:39) 2 Sofl...   Oct 4 2009, 14:53
- - Kuzmi4   2 Soflover - скорей всего вы наворотили что-то - а...   Oct 4 2009, 15:59
|- - Soflover   Цитата(Kuzmi4 @ Oct 4 2009, 19:59) 2 Sofl...   Oct 4 2009, 16:10
- - SM   так исходники в студию, где этот глюк проявляется.   Oct 4 2009, 16:16
|- - Soflover   Цитата(SM @ Oct 4 2009, 20:16) так исходн...   Oct 4 2009, 16:27
- - des333   А в первом модуле в SignalTap'е на выходе ...   Oct 4 2009, 16:59
- - Rst7   ЦитатаПростите, но я не понимаю вашего вопроса. Б...   Oct 4 2009, 17:14
- - SM   Первым делом надо стереть все временные файлы, вкл...   Oct 4 2009, 18:08
- - alexadmin   Я бы для начала глянул в RTL Viewer - что там прои...   Oct 5 2009, 07:40
- - SM   Не, первый этап компиляции как раз и лажается при ...   Oct 5 2009, 08:51


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 17:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.01369 секунд с 7
ELECTRONIX ©2004-2016