глюк в Quartus 9.0 SP2 Опции

[Soflover]

Прошу помощи!!

Возникла следующая проблема:
Из одного модуля в другой идет сигнал. В первом модуле сигнал жестко посажен на 1. На входе второго, при просмотре с помощью SignalTap, он становится 0.

Семейство ПЛИС: Stratix III

Сталкивался ли кто-нибудь с такой проблемой?

P.S.: Если эта тема уже поднималась, большая просьба переадресовать в нужную ветку.

[Rst7]

гм... с этим проблема - уволят на фиг!

Зачем тут весь проект? Минимальный код, который приводит к проблеме в студию.

[Soflover]

Зачем тут весь проект? Минимальный код, который приводит к проблеме в студию.

Простите, но я не понимаю вашего вопроса.
Есть в проекте два модуля, написанных на Verilog. Из одного есть выход, в другом вход. Зачем тут код?
Вопрос про то, была ли подобная проблема в софте или в семействе ПЛИС. А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.

Я прояснил ситуацию?

[Shtirlits]

А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.

Вызывает желание посмотреть на код остального
У altera и xilinx глюков приводящих к неработоспособной схеме я еще не видел, но почему бы и нет?
Все ли хорошо с этим сигналом в RTL viewer, technology map viewer, нашли ли вы его в Chip planner разведенной схемы?
Конечно, можно пытать схему, отрезать от модулей куски, менять настройки синтезатора, мэпера и роутера, менять версию quartus-а, но только после лучшей фокусировки на проблеме.

Прошу прощения за бестактность, но на рассматриваемые signal-tap-ом сигналы наложен ли трибут "syn_keep"? Констрейны все прописаны, перепроверены и соблюдаются?