КЗ на цепях питания FPGA, в чем может быть причина Опции

[sheh]

Нужен совет:

На плате установлена FPGA Xilinx XC4VSX55. Собиралась партия из 5 плат. На трех платах из пяти через ПЛИС кз всех питаний (Vcco Vint Vaux Vref) на землю.

В чем может быть причина неисправности кристалла?
У кого нибудь есть подобный опыт?

[Boris_TS]

У Virtex-5 есть одна очень неприятная проблема, в более ранних ПЛИС не проявлявшаяся. По документации Virtex-5 переживает только 3 цикла "паятельного" прогрева, дальше действительно начинают VCCO на VCCINT закарачиваться,..
Посчитаем циклы прогрева:
1. Пайка. (предположим, что кривая).
2. Снятие BGA.
3. Reballing.
4. Повторная пайка.... - оп ля ля , а это уже 4 цикл => ПЛИС становиться трупом.

Паяли наши на заводе пачку плат, а тут вдруг раз - часть ПЛИС (V5) - дохнут на глазах, превращаясь в трупы с КЗ по питанию.
Наши к заводу: чё Вы делали с ПЛИС, что они так дохнут ???!
Те - да ни фига не делали всё прекрасно, всё как обычно !
Тогда наши, применили технологию терморектального криптоанализа к представителям завода, и тут выяснилось, что проблемы только с теми V5, которые перепаивались...
Выходит, что V5 стал одноразовый - как-то нехорошо получается...

Кто еще какими наблюдениями поделится на тему повторного монтажа V5 ?