реклама на сайте
подробности

 
 
> можно ли для Stratix III подключить неклоковый пин к клоковым ресурсам?, конкретно к входу pll? ошибка на плате - можно ли исправить в ПЛИС?
yes
сообщение Oct 27 2009, 12:23
Сообщение #1


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



при проектировании платы тактовый сигнал был заведен на нетактовую ножку, можно ли как-либо тактировать PLL в STRATIX III без исправления платы?
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
des00
сообщение Oct 27 2009, 12:40
Сообщение #2


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(yes @ Oct 27 2009, 06:23) *
при проектировании платы тактовый сигнал был заведен на нетактовую ножку, можно ли как-либо тактировать PLL в STRATIX III без исправления платы?
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.


даташита нет под рукой, но каскадировать PLL умели уже 2 ые стратиксы(если судить по даташиту), так что по идее нет проблем подать любой сигнал через CLKCTRL на вход PLL.


--------------------
Go to the top of the page
 
+Quote Post
yes
сообщение Oct 27 2009, 13:03
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



в даташите есть картинка, по которой вроде бы "да"
но на практике не выходит,
подскажите волшебные слова smile.gif

пытался так
Код
input wire adcl1_dco_p,

wire clki;

//LCELL bf(.in(adcl1_dco_p), .out(clki));
//clkctrl cc(.inclk(adcl5_dco_p), .outclk(clki));
clkctrl cc(.inclk(clkr), .outclk(clki), .ena(knob_n[1]));

pll pll(clki,clk);


Error: Can't place Left/Right or Top/Bottom PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin adcl1_dco_p (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device

или

Error: Clock input port inclk[0] of PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block


Цитата(des00 @ Oct 27 2009, 15:40) *
даташита нет под рукой, но каскадировать PLL умели уже 2 ые стратиксы(если судить по даташиту), так что по идее нет проблем подать любой сигнал через CLKCTRL на вход PLL.


каскадируются pll по отдельным/специальным проводам
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
des00
сообщение Oct 27 2009, 13:12
Сообщение #4


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(yes @ Oct 27 2009, 07:03) *
в даташите есть картинка, по которой вроде бы "да"
но на практике не выходит,
подскажите волшебные слова smile.gif


ошибся, пробывал под сыклон 3 тоже не хочет собирать %( хотя по даташиту PLL может брать клок с CLKCTRL, на который можно подать любой сигнал %(


--------------------
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 04:29
Рейтинг@Mail.ru


Страница сгенерированна за 0.01403 секунд с 7
ELECTRONIX ©2004-2016