Power efficient дизайн в FPGA ?, Gated clock ? Или как ? Опции

[Саша Z]

Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ?
При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы.
А что в мире FPGAев ?

[SM]

А что в мире FPGAев ?

В лэтисах гейтирую клоки при помощи DCS-ов, аккурат при отладке асик-дизайнов будущих, отрубая клок-домены. Реально понижает потребление, ради спортивного интереса проверял. Так что - по ходу дела точно так же.