Группа: Свой
Сообщений: 921
Регистрация: 6-04-07
Из: Israel
Пользователь №: 26 822
Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ? При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы. А что в мире FPGAев ?
Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881
Цитата(Саша Z @ Nov 3 2009, 22:56)
А что в мире FPGAев ?
В лэтисах гейтирую клоки при помощи DCS-ов, аккурат при отладке асик-дизайнов будущих, отрубая клок-домены. Реально понижает потребление, ради спортивного интереса проверял. Так что - по ходу дела точно так же.
Группа: Свой
Сообщений: 921
Регистрация: 6-04-07
Из: Israel
Пользователь №: 26 822
Цитата(SM @ Nov 3 2009, 23:16)
В лэтисах гейтирую клоки при помощи DCS-ов, аккурат при отладке асик-дизайнов будущих, отрубая клок-домены. Реально понижает потребление, ради спортивного интереса проверял. Так что - по ходу дела точно так же.
Power efficient дизайн в FPGA ?, Gated clock ? Или как ?
Nov 3 2009, 19:56
