использование встроенной памяти ПЛИС Опции

[penauch]

как использовать встроенную память в ПЛИС? (как объявить в vhdl?)

а то создание большив массивов из std_logic_vector отъедает кучу времени на компиляцию и количество логических вентилей быстро нарастает до единиц тысяч!

[penauch]

спасибо. проработал два варианта - через wizard и через edit. Через edit описание памяти вклинивается в исходный файл проекта, но по-прежнему память синтезируется из вентилей.

если делать через wizard, то создаётся отдельный файл с описанием памяти где в generic указано "M4K" тоесть из ячеек памяти делать, так?

но подключить файл не удалось - как это сделать?

во вторых - как с этой памятью работать?
память однопортовая с we и clk.

и зачем мне clk? мне нужна асинхронная память - какую там не нашёл

мне же нужно работать с памятью как с массивом std_logic_vector - и не хотелось бы всякие стробы и клоки примешивать, тоесть нужно чтоб переменные синтезировались из памяти а не из вентилей.
такое возможно?

если нет, то как пользоваться вышеупомянутой однопортовой памятью?

[SM]

но подключить файл не удалось - как это сделать?

Файл просто добавить в проект, а в тот файл, где используется память. Описание компонента - генерируется визардом, его только включить не забыть. Ну и экземпляр - через memory_inst: memory_name PORT MAP ( .... );

Через edit описание памяти вклинивается в исходный файл проекта, но по-прежнему память синтезируется из вентилей.

И будет из вентилей, пока хотите асинхронную. Так как, как уже сказали, асинхронного режима у M4K нет.

о блочной памяти, а не о распределенной %)

Так они распределенку сделали в виде блочной - один блок = 1 MLAB = 640 бит = 64x10 | 32x20

[des00]

Так они распределенку сделали в виде блочной - один блок = 1 MLAB = 640 бит = 64x10 | 32x20

я бы не стал так однозначно утверждать. Назвать можно все что угодно и как угодно, вот из даташита на стратикс 4

The LAB of Stratix IV has a new derivative called Memory LAB (MLAB), which adds look-up table (LUT)-based SRAM capability to the LAB as shown in Figure 2–2.
....
You can use MLAB ALM as a regular LAB ALM or configure it as a dual-port SRAM, as shown

будет тоже самое если назвать SLICEM у хилых каким нить RAMD и заявить что это блочная память с асинхронным чтением, только маленькая. Хотя на деле будут те же яйца вид сбоку %)

[SM]

я бы не стал так однозначно утверждать. Назвать можно все что угодно и как угодно, вот из даташита на стратикс 4

Так одно дело было бы, если бы отдельно взятый ALM можно было бы переключить в режим памяти 64х1 или 32х2, так нет - только блок целиком. И название - MLAB - буква B означает Block. И заметьте, не я это придумал

[des00]

Так одно дело было бы, если бы отдельно взятый ALM можно было бы переключить в режим памяти 64х1 или 32х2, так нет - только блок целиком. И название - MLAB - буква B означает Block. И заметьте, не я это придумал

прекрасно понимаю что вы тут не причем %) ну не сделали альтеровцы адресный генератор на каждый ALM, а сделали общий на LAB. Но самой сути это не меняет, память эта асинхронная по той причине что на LUT е основана, который и является памятью. ИМХО LUT ресурс более распределенный чем блочный, полагаю на этом можно спор о терминах окончить %)

[DmitryR]

Можно я еще скажу? У этого MLAB всего два входа byte enable, поэтому если вы делаете память 32x20 на MLAB, то byte enable получается на 10 бит. А мне вот надо было довольно много памяти сделать с byte enable по 4 бита - и половина блока пропадает впустую, ее уже как логику тоже не использовать. Короче это безобразие, а не память.