Power efficient дизайн в FPGA ?, Gated clock ? Или как ? Опции

[Саша Z]

Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ?
При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы.
А что в мире FPGAев ?

[o_khavin]

Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ?
При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы.
А что в мире FPGAев ?

Ещё в Xilinx-е есть вариант (с использованием тех-же bufgmux-ов) переключения клока с рабочей частоты на какую-нить дежурную, например с 200Mhz на 10Mhz. Ну и волщебный сигнал enable для многожрущих элементов типа DSP-блоков никто не отменял.

Сообщение отредактировал o_khavin - Nov 8 2009, 13:53