реклама на сайте
подробности

 
 
> Хмм знатоки Xilinx(+), занятна трабла
des00
сообщение Nov 25 2005, 14:14
Сообщение #1


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



http://www.xilinx.com/xlnx/xil_ans_display...tPagePath=21127

Можете объяснить почему V4 нужно прогрузить не более чем через 10 минут и нельзя отрубать клок на время больше 100мс ?

С уважением des00


--------------------
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
leevv
сообщение Dec 2 2005, 17:20
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 100
Регистрация: 4-01-05
Пользователь №: 1 799



> Похоже в связи с этим введено новое обозначение ПЛИС начиная с Virtex4

Ne sovsem. Stepping Xilinx uge ispolzovala nachinaja s V2. Eto obshij podhod. Predpolagaetsja chto est'
polnaja sovmestimost' steppingov snizu vverh.

Kstati budte ostorogny so stepingom. Luchshe vsegda ukazyvat' stepping javno v UCF file, potomu chto
ocherednaja novaja versija ISE moget izmanit' "default stepping".

Chto kasaetsja stepping dlja FX60, naprimer:

CES1 - does not have operational MGTs.
CES2 - devices have one MGT that is not operational. All the rest up to 3.125 Gbps.
CES3 - all MGTs up to 3.125 Gbps. Limited temp range.
CES4 - all MGTs up to 6.25 Gbps. Limited temp range. Not avail yet.
CES5 - should be final step. All functioning.

Po drugim chipam "stepping record" moget otlichatsja.
Go to the top of the page
 
+Quote Post

Сообщений в этой теме


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 11:14
Рейтинг@Mail.ru


Страница сгенерированна за 0.01357 секунд с 7
ELECTRONIX ©2004-2016