Фабрика Silterra, Малайзия, MPW 180nm Опции

[silab]

Добрый день.
Посредством нашей компании есть возможность участия в MPW (Multi Project Wafer) по технологии 180 нм на Малазийской фабрике SilTerra. У нас есть все необходимые библиотеки и рулы. На выходе получается порядка 40 кристаллов максимальной площадью 5х5 мм. Если несколько проектов то можно порезать на отдельные кристаллы. Также имеется свой собственный ДЦ. Более детально в личку или на сайте SiLab LLC

[fragment]

Может вы ответите на такой вопрос по фабрике:
В процессе CL220H32 какое пробивное затвор-исток у 32-х вольтовых транзисторов?

[silab]

Может вы ответите на такой вопрос по фабрике:
В процессе CL220H32 какое пробивное затвор-исток у 32-х вольтовых транзисторов?

Относительно 220 нм пока нет данных но есть на такой же процес только 180 нм.
(Процесс CL180H32) Определено следующим образом: затвор, исток, подложка - все на землю, а на стоке измеряется напряжение пробоя
так вот для p-канального составляет 40в для n-канального 42в. Позжей уточню касательно 220 нм процесса

А с 0.13 работаете? И есть ли готовый блок PLL? Если есть, то в каком виде и почем?

Спасибо.

Теоретически работаем но пока ничего не запускали - досточно дорого. PLL есть. Уточните параметры

Сообщение отредактировал silab - Nov 27 2009, 08:07

[fragment]

Относительно 220 нм пока нет данных но есть на такой же процес только 180 нм.
(Процесс CL180H32) Определено следующим образом: затвор, исток, подложка - все на землю, а на стоке измеряется напряжение пробоя
так вот для p-канального составляет 40в для n-канального 42в. Позжей уточню касательно 220 нм процесса

Это вы описали методику измерения пробивного напряжения сток-исток Vds breakdown, интересует же пробивное напряжение затвок-исток(фактически напряжение пробоя
подзатворного диэлектрика) Vgs breakdown.
Дело в том, что у многих фабрик напряжение Vgs много меньше Vds, что сильно ограничивает область применения технологии

[silab]

Это вы описали методику измерения пробивного напряжения сток-исток Vds breakdown, интересует же пробивное напряжение затвок-исток(фактически напряжение пробоя
подзатворного диэлектрика) Vgs breakdown.
Дело в том, что у многих фабрик напряжение Vgs много меньше Vds, что сильно ограничивает область применения технологии

Дело в том что в Electrical Design Rules конкретно такого параметра нет. Я прикреплю Вам скриншоты из Electrical Design Rules. Посмотрите может что поможет

Да, PLL нужна для цифры. Ориентировочно во сколько времени и денег обойдется такая разработка?

Рано пока говорить о времени и о деньгах поскольку пока еще не точно понятно что нужно сделать и что передать.
По работе: Если я правильно понимаю Вам нужен фрактальный синтезатор (M/N) частоты в диапазоне от 50 до 500 М или Вам нужен умножитель частоты (например от кварца в 10 М умножаем на 50), а постделителем делаем нужную частоту? Т.е. PLL всегда работает на одной частоте или ее надо перестраивать.
По поводу разработки:
Работа может закончится симуляционным отчетом или результатом обкатки в кремнии?
Что Вам передается: все исходники схем или как "Black Box"

Для ориентировки только по обкатке в кремние (т.е. без разработки) - минимум 3-4 месяца и $30K на выходе 40 чипов (кристаллов) + анализ полученных результатов (измерения параметров полученных образцов - если разработка наша, иначе просто передаем Вам ваши образцы без тестирования если Разработка была выполнена третьими лицами)

Эскизы прикрепленных изображений

 

[fragment]

Дело в том что в Electrical Design Rules конкретно такого параметра нет. Я прикреплю Вам скриншоты из Electrical Design Rules. Посмотрите может что поможет

Спасибо. Этого достаточно. Очень интересно. Будем иметь в ввиду.