VHDL синтезирование задержек Опции

[%-)]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:

...
signal a:std_logic;
signal b:std_logic;
...
b<=a or a; -- 8NS Delay

b<=(a or a) or a; --16NS delay

или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

[Laptop]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:



или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

По синтаксису языка это всего лишь комментарий. Задержки в VHDL описываются другим способом и работают только при симуляции. Есть вариант собрать из ячеек в явном виде, но никто не гарантирует параметров.