VHDL синтезирование задержек Опции

[%-)]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:

...
signal a:std_logic;
signal b:std_logic;
...
b<=a or a; -- 8NS Delay

b<=(a or a) or a; --16NS delay

или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

[Shtirlits]

Для таких больших задержек я знаю лишь одно решение - сдвиговый регистр тактируемый подходящей частотой.

[%-)]

Для таких больших задержек я знаю лишь одно решение - сдвиговый регистр тактируемый подходящей частотой.

а как на нескольких вентилях сделать? и сколько наносекунд на каждый вентиль? ПЛИС указал в первом сообщении.

например c<= a and b; - сколько задержка?

и неужели нельзя несколько последовательно вентилей поставить? как это сделать?

квартус всё упрощает - выкидывая вентили