VHDL синтезирование задержек Опции

[%-)]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:

...
signal a:std_logic;
signal b:std_logic;
...
b<=a or a; -- 8NS Delay

b<=(a or a) or a; --16NS delay

или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

[Shtirlits]

атрибут syn_keep описан в quartus hand book

задержка на LE определяется с трудом, так как зависит от:
- speed grade
- температуры
- напряжения питания
- разводки

скажите, а с какой точностью нужна задержка?

[%-)]

атрибут syn_keep описан в quartus hand book

задержка на LE определяется с трудом, так как зависит от:
- speed grade
- температуры
- напряжения питания
- разводки

скажите, а с какой точностью нужна задержка?

точность +/-5нс.

есть стробы записи !WE, нужно получить ещё один с запаздыванием, чтобы адрес обновить.

вмешиваюсь в работу SRAM по записи - адрес выставляет плис, а данные с управлением - от процессора.

и это д.б. на 50 МГц

[des00]

точность +/-5нс.

есть стробы записи !WE, нужно получить ещё один с запаздыванием, чтобы адрес обновить.

вмешиваюсь в работу SRAM по записи - адрес выставляет плис, а данные с управлением - от процессора.

и это д.б. на 50 МГц

нцатый раз советую, сделайте синхронный дизайн !!!

[Boris_TS]

нцатый раз советую, сделайте синхронный дизайн !!!

Слушай умного человека, внимательно слушай.

вы хотите сказать что ПЛИС на задержкой 8нс справится с клоком 133 МГц ?

В большинстве случаев умным людям хватит и 66 МГц. Разве свет клином сошелся только на одном из двух фронтов тактовых импульсов ?

а вот мне хочется асинхронный - и буду его долбить!

Да, да ! Долбись головой об стену ! Только когда прийдёт другая партия ПЛИС, немного измениться питание (из-за другой серии источников питания) не удивляйся почему задержки резко изменились.