VHDL синтезирование задержек Опции

[%-)]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:

...
signal a:std_logic;
signal b:std_logic;
...
b<=a or a; -- 8NS Delay

b<=(a or a) or a; --16NS delay

или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

[Shtirlits]

атрибут syn_keep описан в quartus hand book

задержка на LE определяется с трудом, так как зависит от:
- speed grade
- температуры
- напряжения питания
- разводки

скажите, а с какой точностью нужна задержка?

[%-)]

атрибут syn_keep описан в quartus hand book

задержка на LE определяется с трудом, так как зависит от:
- speed grade
- температуры
- напряжения питания
- разводки

скажите, а с какой точностью нужна задержка?

точность +/-5нс.

есть стробы записи !WE, нужно получить ещё один с запаздыванием, чтобы адрес обновить.

вмешиваюсь в работу SRAM по записи - адрес выставляет плис, а данные с управлением - от процессора.

и это д.б. на 50 МГц

[des00]

точность +/-5нс.

есть стробы записи !WE, нужно получить ещё один с запаздыванием, чтобы адрес обновить.

вмешиваюсь в работу SRAM по записи - адрес выставляет плис, а данные с управлением - от процессора.

и это д.б. на 50 МГц

нцатый раз советую, сделайте синхронный дизайн !!!

[%-)]

нцатый раз советую, сделайте синхронный дизайн !!!

вы хотите сказать что ПЛИС на задержкой 8нс справится с клоком 133 МГц ?

а вот мне хочется асинхронный - и буду его долбить!

сформировал простейший пример:

Код

library ieee;
use ieee.std_logic_1164.all;

entity fl is port
(
Port_WE:in std_logic;
SRAM0_WE:out std_logic;
SRAM1_WE:out std_logic
);
end;

architecture fl_arch of fl is

signal BUF:std_logic;
attribute syn_keep:integer;
attribute syn_keep of BUF:signal is 1;

begin
SRAM0_WE<=Port_WE;

BUF<=Port_WE;
SRAM1_WE<=BUF;

end fl_arch;

вот что кажет симулятор и РТЛ:

в целом доволен, можно определить задержку и каскадировать буферы, если надо.

устройство проектируется для работы в "тепличных условиях" 20градусов +/-10

Эскизы прикрепленных изображений

 

[SM]

вы хотите сказать что ПЛИС на задержкой 8нс справится с клоком 133 МГц ?

И кто же это Вас так жестоко дезинформировал? Неужели собственные догадки на тему восьмерки в маркировке микрухи?

[%-)]

И кто же это Вас так жестоко дезинформировал? Неужели собственные догадки на тему восьмерки в маркировке микрухи?

кстати, а что означает восьмёрка в конце? задержка от одного входного пина на другой выходной пин?

помогите плиз с синхронным интерфейсом (времянки в предыдущем мойм сообщении)
CLKOUT=133 мгц