Выравнивание длины отдельных проводников шины Опции

[dimka76]

До каких рабочих частот можно не выравнивать длины отдельных проводников шины?
Планирую к ПЛИС подключить ОЗУ (динамическую или статическую пока не решил). Частота обновления данных будет 100 МГц (в будующем возможно до 200 МГц). Надо ли мне задаваться вопросом выравнивания длины или нет?

[Builder]

До каких рабочих частот можно не выравнивать длины отдельных проводников шины?
Планирую к ПЛИС подключить ОЗУ (динамическую или статическую пока не решил). Частота обновления данных будет 100 МГц (в будующем возможно до 200 МГц). Надо ли мне задаваться вопросом выравнивания длины или нет?

Я сам точно не знаю, сколько, но если включить рассуждение, то что получим.
В плис Вам нужно будет настраивать каким-то из способов окно.
Так вот разбросы по идее уменьшают это окно. На сколько это критично для Вас, смотрите сами.
Зависит от разброса, насколько там у Вас это сильно. По идее, насколько помню, за нану сигнал
в плате пролетает что-то около 15 см. Посмотрите, какой у Вас запас по окну в ПЛИС, если большой,
то можно и посвободнее сделать длины.

[dimka76]

В плис Вам нужно будет настраивать каким-то из способов окно.

Что вы имеете ввиду под термином "окно" ?

[Ant_m]

Выравнивать обязательно надо. Иначе работать выше ~50 МГц будет через раз.
А на ПЛИСе я очень сомневаюсь что можно толком выравнять задержки.

Сообщение отредактировал Ant_m - Dec 1 2009, 14:39

[Uree]

Выравнивать обязательно надо. Иначе работать выше ~50 МГц будет через раз.

Да ну? Пройдитесь по картинкам материнок - на скольки из них есть выравнивания на памяти? Максимум на половине. А работает на всех. И там далеко не 50 МГц...
Прикинем для примера: 100Мгц это 10нс периода клока. Если интерфейс не DDR(не важно памяти или чего другого), то данные меняются не чаще этих самых 10нс. Какая-то часть этого временного промежутка и есть тем окном, в течении которого данные уже установились и их можно защелкнуть. Пусть это будет 7нс(это только для примера, на самом деле все зависит от быстродействия драйвера сигнала). Но, чтобы задержать сигнал из шины такой частоты хотя бы на половину окна - 3.5нс - нужно "затянуть" длину одной трассы относительно других чуть больше чем на пол-метра. Сумеете? Вот теперь вопрос - так надо ли выравнивать? Считать нужно вначале, а не писать, что это обязательно...

[dimka76]

Да ну? Пройдитесь по картинкам материнок - на скольки из них есть выравнивания на памяти? Максимум на половине. А работает на всех. И там далеко не 50 МГц...
Прикинем для примера: 100Мгц это 10нс периода клока. Если интерфейс не DDR(не важно памяти или чего другого), то данные меняются не чаще этих самых 10нс. Какая-то часть этого временного промежутка и есть тем окном, в течении которого данные уже установились и их можно защелкнуть. Пусть это будет 7нс(это только для примера, на самом деле все зависит от быстродействия драйвера сигнала). Но, чтобы задержать сигнал из шины такой частоты хотя бы на половину окна - 3.5нс - нужно "затянуть" длину одной трассы относительно других чуть больше чем на пол-метра. Сумеете? Вот теперь вопрос - так надо ли выравнивать? Считать нужно вначале, а не писать, что это обязательно...

Берем модуль памяти для компа на 133 МГц шину и смотрим. И видим, что там чуть ли не все дорожки петляют, хотя можно было бы и на прямую провести.