Алтера: описание внешнего такта, TimeQuest, Как корректно описать такт в SDC? Опции

[solidreg]

Нужна помощ с описанием внешнего такта в SDC языке для TimeQuest (Altera)
У меня PLL генерирует 200MHz и 50MHz такты. Этот 200MHz идёт сразу на внешний чип, каторый делит этот такт на два, и через кокое то время (скажем, 3nS) посупает опять на FPGA. И потом этот сигнал пользуется как такт в внутренних цепях.
Нарисовал картинку чтоб было бы ясно.


Написал так:

Код

create_generated_clock -source <..PLL> -name MHz50
create_clock -period 10.000 -name MHz100 [get_ports {Clk2}]

Но как правильно описать эту задержку (фазу)?

[des00]

Я не специалист по TQ, но, на мой взгляд, Вам следует описать MHz100 как generated_clock от MHz200 с указанием сдвига фазы.

create_generated_clock не может использоваться без указания физического источника этого клока, т.е. в данном случае вариант отпадает.

Но как правильно описать эту задержку (фазу)?

Описывается стандартно через create_clock.
У вас есть передача данных их домена 100МГц в домен 50МГц? Если нет, то задержка не важна.
Если есть то это сложнее, я вижу единственную возможность это задать сдвиг по фазе между клоками с помошью ключа waveform. Но тут есть тонкий момент, у вашего делителя скоре всего нормируются максимальные и минимальные параметры задержки, и как вы будете учитывать их при анализе мне не совсем понятно. Может быть гуру объяснят.

Еще мне не понятно, зачем делить клок на внешнем устройстве, если есть PLL. Или почему бы не сгенерировать 50МГц со 100МГц получаемых с внешнего делителя.

[des333]

create_generated_clock не может использоваться без указания физического источника этого клока, т.е. в данном случае вариант отпадает.

Так ведь у автора MHz200 выходит с FPGA, почему он не подходит как физический источник?

[des00]

Так ведь у автора MHz200 выходит с FPGA, почему он не подходит как физический источник?

200 выходит, делится на внешнем устройстве и 100 заходит в плис. Вот эти 100 с помощью генерайтед клоков описать нельзя %)

[des333]

200 выходит, делится на внешнем устройстве и 100 заходит в плис. Вот эти 100 с помощью генерайтед клоков описать нельзя %)

Хм...


А так разве нельзя?

Код

module count(

input  clk50_i,
output clk50_o,
input  clk100_i,
output clk100_o
);


assign clk50_o = clk50_i;
assign clk100_o = clk100_i;


endmodule

Код

create_clock -period 20.000 -name clk50i [get_ports {clk50_i}]
create_generated_clock -name clk50o -source [get_ports {clk50_i}] -divide_by 1 -multiply_by 1 [get_ports {clk50_o}]

create_generated_clock -name clk100i -source [get_ports {clk50_o}] -divide_by 2 -multiply_by 1  [get_ports {clk100_i}]
create_generated_clock -name clk100o -source [get_ports {clk100_i}] -divide_by 1 -multiply_by 1 [get_ports {clk100_o}]

Квартус ругается:

Warning: No paths exist between clock target "clk100_i" of clock "clk100i" and its clock source. Assuming zero source clock latency.

Смотрим справку:

ACTION:Check the value of the -source option to specify a valid clock source in the combinational fan-in of the generated clock target. If the generated clock is assigned to an input port to model a feedback clock, then the -source should be an output port with a clock assigned to it. If no paths are expected between the clock source and clock target (e.g., to model a feedback clock), use the set_clock_latency SDC command to specify any source latency.

Добавляем в .sdc строку:

Код

set_clock_latency -source 3 [get_clocks {clk100i}]

И все в порядке.

Сообщение отредактировал des333 - Jan 23 2010, 18:49