Алтера: описание внешнего такта, TimeQuest, Как корректно описать такт в SDC? Опции

[solidreg]

Нужна помощ с описанием внешнего такта в SDC языке для TimeQuest (Altera)
У меня PLL генерирует 200MHz и 50MHz такты. Этот 200MHz идёт сразу на внешний чип, каторый делит этот такт на два, и через кокое то время (скажем, 3nS) посупает опять на FPGA. И потом этот сигнал пользуется как такт в внутренних цепях.
Нарисовал картинку чтоб было бы ясно.


Написал так:

Код

create_generated_clock -source <..PLL> -name MHz50
create_clock -period 10.000 -name MHz100 [get_ports {Clk2}]

Но как правильно описать эту задержку (фазу)?

[des00]

Я не специалист по TQ, но, на мой взгляд, Вам следует описать MHz100 как generated_clock от MHz200 с указанием сдвига фазы.

create_generated_clock не может использоваться без указания физического источника этого клока, т.е. в данном случае вариант отпадает.

Но как правильно описать эту задержку (фазу)?

Описывается стандартно через create_clock.
У вас есть передача данных их домена 100МГц в домен 50МГц? Если нет, то задержка не важна.
Если есть то это сложнее, я вижу единственную возможность это задать сдвиг по фазе между клоками с помошью ключа waveform. Но тут есть тонкий момент, у вашего делителя скоре всего нормируются максимальные и минимальные параметры задержки, и как вы будете учитывать их при анализе мне не совсем понятно. Может быть гуру объяснят.

Еще мне не понятно, зачем делить клок на внешнем устройстве, если есть PLL. Или почему бы не сгенерировать 50МГц со 100МГц получаемых с внешнего делителя.

[des333]

create_generated_clock не может использоваться без указания физического источника этого клока, т.е. в данном случае вариант отпадает.

Так ведь у автора MHz200 выходит с FPGA, почему он не подходит как физический источник?

[des00]

Так ведь у автора MHz200 выходит с FPGA, почему он не подходит как физический источник?

200 выходит, делится на внешнем устройстве и 100 заходит в плис. Вот эти 100 с помощью генерайтед клоков описать нельзя %)

[SM]

200 выходит, делится на внешнем устройстве и 100 заходит в плис. Вот эти 100 с помощью генерайтед клоков описать нельзя %)

Это Вас кто-то наобманул

верилог:

Код

module time_test (input master_clk,
                  output out_clk,
                  input ret_clk,
                  input d,
                  output reg o
                  );

assign out_clk = !master_clk;

always @(posedge ret_clk)
o <= d;
endmodule

SDC:

Код

create_clock -name mclk -period "100 MHz" master_clk
create_generated_clock -name gclk -source master_clk -invert out_clk
create_generated_clock -name rclk -source out_clk -divide_by 2 -offset 4 ret_clk
set_clock_uncertainty -to [get_clocks rclk] 1

первый - описывает входной клок.
Второй - описывает генерейтед клок на выходном пине с учетом всех задержек.
Третий - описывает генерейтед клок, пришедший снаружи, сделанный из второго, деленный напополам и смещенный на 4 наны.
ну и uncertainty на +-1 нану, так как там ведь 3..5, а не 4.

А варнинг... Ну и что, что варнинг... Забить на него следует.
Warning: No paths exist between clock target "ret_clk" of clock "rclk" and its clock source. Assuming zero source clock latency.
И правильно говорит варнинг. Внутри путей нет, и считает latency за ноль, о чем на всякий пожарный и сообщает, мало ли, человек ошибся, случайно не ту ноду указал... Но мы-то знаем, что ту ноду, и что не ноль там, а 3..5, и это описали через -offset и через uncertainty. Можно и без оффсета, через дополнительный set_clock_latency. Ну и еще set_load не помешал бы, чтобы задать емкость нагрузки на выходной пин клока. Но я что-то не уверен в наличии такой команды в таймквесте