Алтера: описание внешнего такта, TimeQuest, Как корректно описать такт в SDC? Опции

[solidreg]

Нужна помощ с описанием внешнего такта в SDC языке для TimeQuest (Altera)
У меня PLL генерирует 200MHz и 50MHz такты. Этот 200MHz идёт сразу на внешний чип, каторый делит этот такт на два, и через кокое то время (скажем, 3nS) посупает опять на FPGA. И потом этот сигнал пользуется как такт в внутренних цепях.
Нарисовал картинку чтоб было бы ясно.


Написал так:

Код

create_generated_clock -source <..PLL> -name MHz50
create_clock -period 10.000 -name MHz100 [get_ports {Clk2}]

Но как правильно описать эту задержку (фазу)?

[des00]

А так разве нельзя?

Это Вас кто-то наобманул

теперь вижу что можно, как всегда невнимательно читал даташит %)

UPD 2 SM и des333, надеюсь вы не возражаете если этот пример я сохраню для всех %)

Кстати по тому примеру что там выложен. Если сделать посмотреть анализ времянок и пути клока в 200МГц

report_path -from [get_ports {iclk200MHz}] -to [get_ports {oclk200MHz}] -npaths 1
Info: Path #1: Delay is 4.770

то возникает вопрос, откуда кварутс насчитал 6нс между клоками, тогда как должно быть 7.7...9.7 нс ?

UPD2 Поковырялся. 6 нс это период 100МГц 10нс минус смещение 4 нс. uncertanty учитывается при расчете Data Required и для клоков не рассматривается. А где учтена задержка по сигналу 200МГц... Странно.

UPD3.
Сделал так

Код

lcell lcell1 (iclk200MHz, oclk200MHz);

задержка выросла

Info: Path #1: Delay is 6.240

но анализ того самого пути изменился на 0.03нс и то за счет того что Clock Delay по clk50MHz выросла, ИМХО это подтверждение того, что задержка clk200MHz не учитывается %)