Новая FPGA-архитектура, Tabula SpaceTime Опции

[cms]

Анонсировали еще одну FPGA будущего. И что интересно, руководит этой затеей опять-таки беженец из Xilinx. Я пару лет назад уже постил на electronix о новых ПЛИС спроектированными Xilinxовскими отщепенцами - правда тогда боролись за LowPower, а сейчас за High-Performance. Что-то разбегается народ из Xilinx во все стороны.

[dxp]

Суть идеи состоит в быстрой переконфигурации логического массива и демультепликсирования исполнения разных конфигураций по времени. Переконфигурация со скоростью системного клока - 1.6GHz.

В отличие от классических FPGA Tabula сделала ставку не на двухпортовую память, а на однопортовую и формируют из нее 8/16-портовую память все тем же временным мультепликсированием.

Что-то это где-то мы уже видели (идею). Scenix? И чем это все кончилось.

И вообще, статейка как-то выглядит странно:

Двухпортовая память ни то, ни се - и по объему она в два раза меньше однопортовой, и большинству приложений надо порта 4, а еще лучше 8. Так что оптимизировать так оптимизировать.

Это как? Почему 2-х портовая память в два раза больше занимает, чем однопортовая? И зачем нужна 4-х и 8-портовая? Про такое вообще не слышал. И про "8Бит" объем конфигурации не понятно. Видимо, имело в виду 8 мегабит. Но почему 8?

[des00]

Это как? Почему 2-х портовая память в два раза больше занимает, чем однопортовая?

Есть у меня знакомый асикостроитель (не SM) он говорил что так и есть, на однопортовку требуется в 2 раза меньше силикона чем на двухпортовку.

И зачем нужна 4-х и 8-портовая? Про такое вообще не слышал. И про "8Бит" объем конфигурации не понятно. Видимо, имело в виду 8 мегабит. Но почему 8?

У хилых на последних чипах есть 4-х портовая память, значит зачем то нужно дсп приложения, процы и т.д. и т.п.

Если проект не липа и они сделают сквозной синтез, то чипы занятные будут. Я бы заюзал, только ели бы они не так много, а то вспоминается как то амбрик с 50ю ваттами на 1ГГц %)

А то какие-то запредельные частоты, где асики уже очень конкретные конкуренты при существующих ценах на ПЛИСы такого класса. Вот и будет очередной суперчип для прототипирования асиков

Как я понял смысл в большой частоте нужен только для мультиплексирования конфигураций, с точки зрения user clock это классические плис 200/400 МГц. На частотах 800/1600 смысла в этих чипах нет.

Мне сложно понять, сколько бы хотела заплатить ксилинкс, за 1.6 ггц, но мне кажется что не мало.

Дык а смысл? у них и сейчас эти ГГц есть, только между двумя триггерами. Вся времянка теряется в интерконнекте. Не удивлюсь что часть спонсируется самими хилыми, которые не хотят лишнего риска.

[dxp]

Есть у меня знакомый асикостроитель (не SM) он говорил что так и есть, на однопортовку требуется в 2 раза меньше силикона чем на двухпортовку.

Так, вроде, тут основную площадь сами ячейки памяти занимают, а не порты. Или двухпортовая ячейка в два раза больше однопортовой?

У хилых на последних чипах есть 4-х портовая память, значит зачем то нужно дсп приложения, процы и т.д. и т.п.

Хм. Потребность в двухпортовой памяти понятна - одновременно писать и читать. Других действий с памятью, вроде, пока не придумано. А зачем 4-х? Чтобы одновременно писать в два канала и в два канала читать? Ну, так такие задачи вполне могут параллелиться в разные блоки памяти. Не могу представить ситуации, чтобы жизненно необходимо было иметь 4 порта к памяти при наличии 2-портовой.

[des00]

Так, вроде, тут основную площадь сами ячейки памяти занимают, а не порты. Или двухпортовая ячейка в два раза больше однопортовой?

я в подробности не вникал, SM придет объяснит %)

А зачем 4-х? Чтобы одновременно писать в два канал и в два канала читать? Ну, так такие задачи вполне могут параллелиться в разные блоки памяти. Не могу представить ситуации, чтобы жизненно необходимо было иметь 4 порта к памяти при наличии 2-портовой.

у хилых 1 порт записи - 4 порта чтения, такое может быть необходимо при больших регистровых файлах (есть процы типа нексперии там 8 портов чтения) или при ДСП обработке/кодировании (например делать отведения тапов) и т.д. и т.п. Да, все это может быть сэмулированно на двухпортовке, но ценой ресурса. А в предлагаемой архитектуре это сделано ценой мультиплексирования %)

ЗЫ. Просматривал работы MIT и наших вузов, видел работы по синтезу регистрового файла с 2 портами записи и 10ю портами чтения %)

[SM]

я в подробности не вникал, SM придет объяснит %)

Ячейка однопортовой 6 транзисторов, ячейка двухпортовой - 8. Т.е. "ядро" - 4 транзистора в виде закольцованного буфера, и пара ключей на 1 порт. Плюс обвес - дешифраторы адреса и мультиплексора выходов, которых удваивается. Т.е размер ячейки двухпортовки - примерно в 1.1..1.2 раза больше однопортовки (с учетом того, что кроме транзисторов место занимают еще и разводка и питания), размер обвеса - вдвое.

Конкретные примеры размеров (0.35 um, размеры в микронах, высота х ширина):
однопортовки:
1Кх8 - 450х1350
1Кх16 - 870х1400
2Kx8 - 870х1400
2Кх16 - 1450х1450

двухпортовки:
1Кх8 - 1120х700
1Кх16 - 1120х1300
2Кх8 - 1120х1300
2Кх16 - 2150х1320

Сравнивая площади - 1.3 - 1.35 раз. Так что про "в два раза" - полная лажа.

ну и картинко (two R/W ports 512x8 async RAM). Чтобы для того, чтобы понимать, сколько относительно друг друга занимает то, что удваивается, относительно того, что х1.1...1.2 . Ну и так, для "если что" - sync RAM это async, обвешанная регистрами и генератором импульса записи.

ЗЫ
А вообще тот же SpeedSter у achronix на 1.5 GHz работает... Так что еще хрен его знает, даст ли эта архитектура что-то такое экстраординарное.

Эскизы прикрепленных изображений

 

[cms]

0.35um: Сравнивая площади - 1.3 - 1.35 раз. Так что про "в два раза" - полная лажа.

Для 0.35 это так. Для более мелких техпроцессов

65nm LP Single-Port SRAM cell 1.05 X 0.5 = 0.525um^2
65nm LP Dual-Port 8T SRAM cell = 0.97um^2

65nm LP Single-Port SRAM Block 128x32 mux4 176.00x67.00 = 11792um^2
65nm LP Dual-Port SRAM Block 128x32 mux4 307.00x68.00 = 20876um^2

20876 / 11792 = 1,77

Для 40 нм коэффициент подтягивается к двойке еще ближе.

[SM]

Для 40 нм коэффициент подтягивается к двойке еще ближе.

Это не из-за нанометров, а из-за мелкого объема. чем меньше по объему массив памяти, тем больше места занимает обвес относительно массива памяти.

[cms]

Это не из-за нанометров, а из-за мелкого объема. чем меньше по объему массив памяти, тем больше места занимает обвес относительно массива памяти.

Гипотеза не верная.

65nm LP Single-Port SRAM Block 2Kx16 mux4 113.00x313.00 = 35292um^2
65nm LP Dual-Port SRAM Block 2Kx16 mux4 185.00x454.00 = 83990um^2

83990 / 35292 = 2.38