отказоустойчивость процессора, при реализации на SoPC Опции

[another_one]

Здравствуйте.

Встал вопрос реализации оказоустойчивости процессора при реализации на SoPC.

Кроме того что можно мажорировать сами логические цепи, что можно сделать еще для повышения отказоустойчивости при работе в условиях ТЗЧ.

И какую архитектуру лучше взять за основу.

Заранее благодарен

[Methane]

А никак. На ПЛИС по крайней мере. Я бы поставил независимые две ПЛИСины + тупой робот. Вообще, посмотрите как марсианские роверы сделаны. Я где-то инфу находил. И вообще я бы такое смотрел в первую очередь начиная с NASA.

Сообщение отредактировал Omen_13 - Apr 1 2010, 15:40

Причина редактирования: Избыточное цитирование