отказоустойчивость процессора, при реализации на SoPC Опции

[another_one]

Здравствуйте.

Встал вопрос реализации оказоустойчивости процессора при реализации на SoPC.

Кроме того что можно мажорировать сами логические цепи, что можно сделать еще для повышения отказоустойчивости при работе в условиях ТЗЧ.

И какую архитектуру лучше взять за основу.

Заранее благодарен

[another_one]

Вообще, посмотрите как марсианские роверы сделаны. Я где-то инфу находил.

Буду очень признателен какойнить ссылке по этому поводу

[Methane]

Буду очень признателен какойнить ссылке по этому поводу

http://www.xilinx.com/prs_rls/design_win/0412_marsrover.htm
И дальше в гугле
Mars Rovers Xilinx

Вообще, я давно про это читал, и ссылки не сохранял. Но главная фиша FPGA была в том,что можно было пометить поврежденные тяжелыми ионами ячейки, и сгенерировать так прошивку ПЛИСины, чтобы их не использовать.

[another_one]

Methane
Спасибо большое, эта методология интересна, сейчас тогда посмотрю

Причина редактирования: Избыточное цитирование

[Methane]

Спасибо большое, эта методология интересна, сейчас тогда посмотрю

Тогда гуглите и полупроводники на сапфире. http://en.wikipedia.org/wiki/Silicon_on_insulator Вообще не совсем понятно для чего вам это все надо.