отказоустойчивость процессора, при реализации на SoPC Опции

[another_one]

Здравствуйте.

Встал вопрос реализации оказоустойчивости процессора при реализации на SoPC.

Кроме того что можно мажорировать сами логические цепи, что можно сделать еще для повышения отказоустойчивости при работе в условиях ТЗЧ.

И какую архитектуру лучше взять за основу.

Заранее благодарен

[iosifk]

Встал вопрос реализации оказоустойчивости процессора при реализации на SoPC.

На самом деле здесь лобовые решения не совсем правильны...
У Вас есть поток задач и управление периферией. Так вот для управления выходами действительно нужно держать вывод в правильном состоянии.
А для обработки задач нужно иметь надежный арбитр, который понимает, как обсчитана задача. И может сравнить полученные данные и контрольные коды от нескольких процессоров. И этот же узел должен уметь загружать задачи в процессоры и отключать отказавшие. Что же касается самого процессора, то тут надо посчитать, тк добавление мажоритаров и проверочных кодов спасает только при небольших временах работы. А если времена нужны большие, то тут только подключение горячего или холодного резерва...
Еще могу порекомендовать посмотреть, как NEC делает защиту флэш памяти в микроконтроллерах...
Удачи!