Нестабильная зарузку NIOS из onchip mem при герерации тактовой на PLL на Cyclone III Опции

[KIM]

Народ помогите плиз. Есть девайс. На нем- cyclone III и USB котроллер cy7c68013 (очень распрастраненный Cypress, может выдавать на Cyclone тактовую в 12, 24 или 48 мегагерц) На циклоне реализован NIOS, программа небольшая и я решил обойтись без бутлоалера - грузить всю прогу сразу в onchip mem. Все работало при заведении тактовой с USB, однако хотелось бы ее увеличить, тем более что тайминг аналайзер сказал что тактовая до 110 Мг подойдет. Как начал использовать PLL - начали появляться странности - нестабильная прогрузка NIOSa. То есть в 90% случаев он загружается нормально, а в остальных то ли виснет толи непойму что. Но явно не корректно заружается. Тактовую на PLL увеличиваю в два раза - получается 96 Мгц. Тайминг аналайзер не выдает ничего плохого -тактовая нормальная, задержек нигде нет. Если NIOS грузиться девайс может работать по несколько суток без единой ошибки - проверял. В чем может быть проблема с загрузкой? Ногу PLL "locked" анализирую - приостанавливаю подачу тактовой на NIOS (мегафукнция ALTCLKCTRL), Жду пока стабилизируется, потом снова подаю. Процессор при этом не ресетю, но пробовал и ресетить, не помогало.

[KIM]

вообще сильно на тайминги смахивает, точно все законстрейнили

Тайминг аналайзер квартуса ни выдает ничего плохого. после PLL у меня тактовая получается 96, максимальная по тайминг аналайзеру - 108, в разделе multiconer timing alalyser summary все норм. Кроме того, если процессора все таки загрузиться, я его гонял больше суток по два раза - ни одной ошибки в рассчетах (там криптографию он считает, ошибки бы сразу вылезли если что)

но сама ПЛИС сконфигурилась? если flash-programmer`ом в ниос потыкать - проц ему виден?

Да. проц видет, system_id получает

Тайминги, тайминги и еще раз тайминги.

Это еще не означает, что проект будет функционировать правильно. Зато это может означать, что у Вас не заданы необходимые констрейны.
Как в законах Мерфи - "Если Вам кажется, что Ваш проект работает - значит Вы чего-то не заметили"

Мой файл SDC:

Код

create_clock -name input_clk -period 15.151 [get_ports board_clk]
create_clock -name usb_clk -period 20833 [get_ports usb_clk]

create_generated_clock -source usb_clk \
-multiply_by 2 \
-divide_by 1 \
-name pll_clk  pll:GLOBAL_PLL|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0]

Еще вопрос как Вы используете PLL - как компонент в SOPC Builder'е или "снаружи" ниосовской системы?

"Снаружи" nios системы

я с PLL делал так: ALTCLKCTRL не ставил, PLL "locked" заводил на reset процессора (полярность только правильную сделать). на 120МГц заводил, без сбоев.

вопрос про полярность выходв PLL "locked" и NIOS_CPU "reset": для того чтобы ввести процессор в Reset : Reset <= '0'; чтобы вывести из ресета - Reset <= '1';
если PLL залочена то locked в '0' Если разлочена - то в '1'.
Соответствено чтобы ресетнуть процессор когда pll теряет lock надо: reset <= not lock. Все правильно?

Сообщение отредактировал Omen_13 - Apr 1 2010, 15:20

Причина редактирования: Оформление кода