CycloneIII+DDR2 - оценка трудности Опции

[BarsMonster]

Добрый день, для своего хобби-проекта нужно подключить к CycloneIII(потенциально EP3C16Q240C8N) побольше памяти (2Гб и больше).

Дано:
1) Можно делать 2-х слойные платы с дорогами 0.2мм(но если очень хочется, можно и 0.1). Вижу что обычно делают 4 слоя. Если с обоих сторон покрыть лаком и слоем металлизации как экраном - поможет ли?
2) Скорость работы памяти не критична, хоть 50Мгц уже что-то, главное количество памяти (тут как раз у SRAM/SDRAM/DDR1 проблемы).
3) Хотелось бы обойтись без BGA-чипов памяти, возможно ли использовать стандартные планки памяти с разъемами? Возможность воткнуть 4Гб планку памяти - вот предел мечтаний :-)
4) При необходимости FPGA можно взять дороже.

Насколько это реально для относительного новичка? (С FPGA занимался последний раз лет 8 назад, схему на 1млн LE сделал и отладил, никуда не влезла :-) ).
Или с такими ограничениями остается опустить руки, и подключать тучу 8ns SRAM-ок? (максимум что видел K6R4008C1D на 4Мбит, с большей емкостью только медленные)

Update: Удалил DDR3, там похоже только StratixIII поможет :-)

Сообщение отредактировал BarsMonster - Mar 26 2010, 08:06

[deus]

Товарищ хочет все сделать на коленках за 2 копейки. Так не бывает, а если бывает - то только в сказках.
При работе с DDR2 нужно очень внимательно относится к трассировке. Даже если высокие скорости не нужны. Были проблемы при подключении DDR2 SO-DIMM к Cyclone II. Всего то, не выровняли проводники шины данных по длинне. Долго мучались пока запустили на частоте 160 Мгц, спасибо Альтере за гибкую структуру микросхем. На 2-х слойке развести DDR2 по моему не реально.

[_Anatoliy]

Всего то, не выровняли проводники шины данных по длинне. Долго мучались пока запустили на частоте 160 Мгц, спасибо Альтере за гибкую структуру микросхем.

1).А можно подробней о выравнивании шины данных по длине?Мне нужно принять 14 бит данных,LVDS,DDR(не память),частота клока 280МГц.Разброс длин дорожек бит данных(макс минус мин) - 22мм.Это нормально или ещё нужно поровнять?Какой разброс длин вообще допустим?Вроде перекос распространения всего 66 ps при периоде 1800 ps.
2).Конструктор не может развести диффпары по данным в одном слое,если эти диффпары разнести на два слоя(p в одном,а n в другом) одна дорожка следует под другой - это как,допустимо?

[DmitryR]

1).А можно подробней о выравнивании шины данных по длине?Мне нужно принять 14 бит данных,LVDS,DDR(не память),частота клока 280МГц.Разброс длин дорожек бит данных(макс минус мин) - 22мм.Это нормально или ещё нужно поровнять?Какой разброс длин вообще допустим?Вроде перекос распространения всего 66 ps при периоде 1800 ps.

А вы отмоделируйте и посмотрите, какая у вас будет ширина глазка с учетом фронтов и джиттера, а потом прикиньте эти 100 ps (именно 100, потому что скорость распространения электричества в меди в лучшем случае достигает 60% скорости света из-за ненулевой индуктивности etc.) к этой ширине. Вообще 14 пар развести с выравниванием до десятки обычно нет проблем, зачем судьбу испытывать. Если вы там конечно в площадь не зажаты совсем, что аккордеон лишний не поставить.

2).Конструктор не может развести диффпары по данным в одном слое,если эти диффпары разнести на два слоя(p в одном,а n в другом) одна дорожка следует под другой - это как,допустимо?

Это опять же можно в HyperLynx посмотреть, что получится, если диффпару образовывать, проводя проводники не рядом, а друг под другом. Но вообще обычно проще проводить проводники пары рядом, а уже пары сами разводить по разным слоям. Однако надо помнить, что если сделать стек слоев равномерным - то дифференциальное сопротивление внутренних слоев будет отличаться от внешних.

[_Anatoliy]

А вы отмоделируйте и посмотрите, какая у вас будет ширина глазка с учетом фронтов и джиттера, а потом прикиньте эти 100 ps (именно 100, потому что скорость распространения электричества в меди в лучшем случае достигает 60% скорости света из-за ненулевой индуктивности etc.) к этой ширине. Вообще 14 пар развести с выравниванием до десятки обычно нет проблем, зачем судьбу испытывать. Если вы там конечно в площадь не зажаты совсем, что аккордеон лишний не поставить.

Спасибо!Да,с площадью проблема,поколдую ещё - может что придумается.

Это опять же можно в HyperLynx посмотреть, что получится, если диффпару образовывать, проводя проводники не рядом, а друг под другом. Но вообще обычно проще проводить проводники пары рядом, а уже пары сами разводить по разным слоям. Однако надо помнить, что если сделать стек слоев равномерным - то дифференциальное сопротивление внутренних слоев будет отличаться от внешних.

Всё никак не заставлю себя сесть за освоение HyperLynx
А кто нибудь практически делал так - 10 пар шины в одном слое,а 4 пары друг под другом?

[DmitryR]

Пора себя заставить, так как даже если тут пять человек скажут вам, что вести проводники пары друг над другом - это старый испытанный поколениями способ это не будет являться поводом сделать так без модели. Потому что бывают разные микрухи, разные стэки слоев, всякие внезапные косяки, вобщем на таких частотах лучше вслепую не делать.

[_Anatoliy]

Пора себя заставить

А как в HyperLynx вывести на осциллограф всю шину данных?У меня получается только по одному биту.

[DmitryR]

Я этого честно говоря не помню, но вам это, думаю, и не потребуется - вся шина сразу даст совершеннейшую кашу. Делайте по одной линии. Другое дело что там можно потом наводки смотреть - но вы это лучше в соответствующем форуме спросите: вам там быстрее скажут, у меня просто проекта в гипере нет под рукой.