Компонент в редакторе, Непонятки. Опции

[artem79]

Имеется рабочий проект. Сделан в Quartus 8.0. Тестировался проверялся все хорошо.

Встала необходимость собрать новые девайсы. Беру проект компилирую в Quartus 9.0 sp2 и девайс встает. Проверяю не правильная работа компонента - компаратор (инициализирутся).

Что может быть? Кто-нить сталкивался?

[des00]

Что может быть? Кто-нить сталкивался?

компонент, да еще и в редакторе ? 95% что асинхра, 5% что тайминги

[artem79]

компонент, да еще и в редакторе ? 95% что асинхра, 5% что тайминги

а по понятней

[Костян]

а по понятней

расшифровываю - пишем на HDL , схематик - фтопку.

[rv3dll(lex)]

расшифровываю - пишем на HDL , схематик - фтопку.

не умеешь петь не пей. разницы в схематике и в ндл никакой - более того в схематике и зная архитектуру можно прогназировать задержки

[des00]

не умеешь петь не пей. разницы в схематике и в ндл никакой - более того в схематике и зная архитектуру можно прогназировать задержки

а в хдл нельзя что ли ? %)

[rv3dll(lex)]

а в хдл нельзя что ли ? %)

можно , но сложнее

[CaPpuCcino]

можно , но сложнее

ага, осталось только добавить, что схематика уже очень давно транслируется в hdl перед синтезом (все компоненты схематики сопоставляются с текстовым файлом), далее все компоненты проекта/текстовые/ связываются чем-то типа скрипта, и синтез идёт с текстового представления (но это так, справедливости ради)

на любом языке, которым владею свободно считаю задержки %)

запишусь на курсы а до размещения или после? (шутка)

А связанно такое может быть либо с асинхронным дизайном (чем к сожалению страдают новички, особенно сидящие в графике) либо с времянками.

кстати, дес00, а как компаратор может быть асинхронным - это ж комбинаторика? просто сигнал не успевает пройти, вы ведь это имели ввиду (метастабильность не есть асинхрон, не путайте молодёжь )