Cyclone III для Gigabit Ethernet Опции

[MALLOY2]

Какой speed grade выбирать для Gigabit Ethernet на EP3C25 если -7 хватает можно поставить E144 корпус, или лучше -6 чтобы меньше пляски было с временами ?
кто какие юзает ? или и С8 хватит ?

Кроме МАС в внутрях особо ничего не будет, даже IP подыматься не будет все будет работать на МАС уровне.

[des00]

Скачал с opencores.org готовый модуль на VHDL. Протестировал в Quratus и снова ужаснулся результатам быстродействия.

И вот опять, непонятно кто, непонятно как, непонятно для чего сделал модуль на том языке который знает, а всю вину вы перекладываете не на автора, а на язык. Но я повторяюсь.

Там des00 доказывал, что есть разница между AHDL и Verilog.

немножко не так, я старался показать что разницы между AHDL/Verilog нет, а то, что мы принимаем за разницу, зависит от прокладки между сиденьем и клавой и от того как использовать конкретный синтезатор %)

[Aprox]

И вот опять, непонятно кто, непонятно как, непонятно для чего сделал модуль на том языке который знает, а всю вину вы перекладываете не на автора, а на язык. Но я повторяюсь.

Я виню не язык программирования, а указываю на опасность его использования в отрыве от особенностей архитектуры FPGA. Когда пишешь на AHDL, то твердо знаешь- в синтезе будут по максимуму использованы фичи Altera. При VHDL или Verilog, как показывает мой печальный опыт применения готовых модулей из opencores, - такой уверенности нет.

немножко не так, я старался показать что разницы между AHDL/Verilog нет, а то, что мы принимаем за разницу, зависит от прокладки между сиденьем и клавой и от того как использовать конкретный синтезатор %)

Если писать на Verilog в стиле AHDL, по максимуму используя готовые примитивы Altera, то разницы действительно можно и не обнаружить. Но если озаботиться не практикой, а академическими проблемами переносимости и моделирования, как в opencores, то вы правы- все зависит от "прокладки".

[DmitryR]

Когда пишешь на AHDL, то твердо знаешь- в синтезе будут по максимуму использованы фичи Altera.

Это абсолютное заблуждение. AHDL - просто язык описания аппаратуры, и ничего в нем конкретно заточенного под "Альтеровские фичи" нету. Потому что, например, в Stratix "фичи" одни, а в MAXII - несколько иные. И приложив совсем немного усилий можно написать на AHDL код, который ни на одну Альтеровскую архитектуру не ляжет вообще.

[Aprox]

Это абсолютное заблуждение. AHDL - просто язык описания аппаратуры, и ничего в нем конкретно заточенного под "Альтеровские фичи" нету. Потому что, например, в Stratix "фичи" одни, а в MAXII - несколько иные.

Я именно про это и говорю- при синтезе с фирменного языка от Altera (AHDL) учитывается, для какого кристалла написано и какие архитектурные фичи данной серии FPGA будут использованы.

И приложив совсем немного усилий можно написать на AHDL код, который ни на одну Альтеровскую архитектуру не ляжет вообще.

Это вряд ли.

[des00]

Я именно про это и говорю- при синтезе с фирменного языка от Altera (AHDL) учитывается, для какого кристалла написано и какие архитектурные фичи данной серии FPGA будут использованы.

угу, учитываются, в виде тех мегафункций, которые вы используете. описывая dff вы по сути вставляете dffeas, желая иметь счетчик вставляете lpm_counter и т.д. и т.п. А вот описывая КА или логику, тут уже нет никакой кристалло зависимости.

ЗЫ. И называется это не стиль AHDL, а описание на структурном уровне с использованием готовых блоков. А по уровню понимания квартусом Verilog/VHDL у него есть один единственный серьезный косяк, который на этом форуме обсосали со всех сторон, он не умеет использовать сигнал sload для сыклонов/асексов, когда LUT в этом LE занят какой либо логикой.

[Aprox]

угу, учитываются, в виде тех мегафункций, которые вы используете. описывая dff вы по сути вставляете dffeas, желая иметь счетчик вставляете lpm_counter и т.д. и т.п. А вот описывая КА или логику, тут уже нет никакой кристалло зависимости.

Есть. По крайней мере, когда пишешь сложение двух групп сигналов, то твердо уверен- синтезатор будет использовать lpm_addsub. А она, в свою очередь, учтет тип кристалла и возможности использования carry_chain или soft_expanders. Впрочем, меня такие тонкости уже не заботят потому, что Altera уже позаботилась о них. Что касается lpm_counter, то использую его кране редко. В подавляющем случае достаточно написать cnt[]=cnt[]+1 в нужных стэйтах конечного автомата.

ЗЫ. И называется это не стиль AHDL, а описание на структурном уровне с использованием готовых блоков.

Согласен. Hо в AHDL я уверен, что синтезатор по максимуму использует эти готовые блоки, тем самым увеличивая производительность схемы. А вот с VHDL/Verilog у меня лично не получилось заставить Quartus распознать в исходнике и использовать готовые блоки. Он просто академически собирал логику из рассыпухи. Может, я и не прав и многое не освоил, но, чтобы всерьез влезать в особенности "суперязыков", нужна полная ясность- какой качественный выигрыш получаешь. В своей сфере я не вижу никакого. Одни убытки.