Cyclone III для Gigabit Ethernet Опции

[MALLOY2]

Какой speed grade выбирать для Gigabit Ethernet на EP3C25 если -7 хватает можно поставить E144 корпус, или лучше -6 чтобы меньше пляски было с временами ?
кто какие юзает ? или и С8 хватит ?

Кроме МАС в внутрях особо ничего не будет, даже IP подыматься не будет все будет работать на МАС уровне.

[des333]

C8 - работать будет без проблем, но иногда придется немного думать, чтобы уложиться по времянкам (ну, смотря какая функциональность).

Если хотите не напрягаться по поводу времянок вовсе - ставьте C7

[Aprox]

C8 - работать будет без проблем, но иногда придется немного думать, чтобы уложиться по времянкам (ну, смотря какая функциональность).
Если хотите не напрягаться по поводу времянок вовсе - ставьте C7

Думаю, зависит от языка и компилятора с него. Для VHDL или Verilog в Quartus-8 может не хватить и градации C7. Если пишете на AHDL, то C8 хватает заглаза. Проверено. Единственный нюанс существует при распределении пинов для RGMII- эти пины должны иметь функцию ddio.

[Builder]

Думаю, зависит от языка и компилятора с него. Для VHDL или Verilog в Quartus-8 может не хватить и градации C7. Если пишете на AHDL, то C8 хватает заглаза. Проверено. Единственный нюанс существует при распределении пинов для RGMII- эти пины должны иметь функцию ddio.

Не от языка с компилятором, а от кривизны рук и опыта.

Какой speed grade выбирать для Gigabit Ethernet на EP3C25 если -7 хватает можно поставить E144 корпус, или лучше -6 чтобы меньше пляски было с временами ?
кто какие юзает ? или и С8 хватит ?

Если есть сомнение - поставьте в прототип что побыстрее, а серию вылижите и поставите медленее и дешевле.

Загляните в тему про счетчик на примитивах. Там des00 доказывал, что есть разница между AHDL и Verilog.

Ну чего вы прицепились к этому sload, это проблема не Verilog, Verilog - то тут при чём?

Я виню не язык программирования, а указываю на опасность его использования в отрыве от особенностей архитектуры FPGA. Когда пишешь на AHDL, то твердо знаешь- в синтезе будут по максимуму использованы фичи Altera. При VHDL или Verilog, как показывает мой печальный опыт применения готовых модулей из opencores, - такой уверенности нет.
Если писать на Verilog в стиле AHDL, по максимуму используя готовые примитивы Altera, то разницы действительно можно и не обнаружить. Но если озаботиться не практикой, а академическими проблемами переносимости и моделирования, как в opencores, то вы правы- все зависит от "прокладки".

Ваш опыт показывает не то, что VHDL или Verilog плохи, а то что чужие проекты нужно осторожно использовать, тем более - открытые, когда неизвестно кто их писал. Может тот код вообще студент писал, в образовательных целях.

Если можно - ссылочку на данную тему, хочу ее внимательно прочитать, а то поиск дает слишком много ссылок...

Последний раз тут видел рпссмотрение вопроса: http://electronix.ru/forum/index.php?showt...st&p=742018

Ну и от себя, не флэйма ради. AHDL - это круто, сам когда-то на нём лабал. На сегодня его удел - это внутренний язык для мегафункций самой альтеры, и поддержка старых проектов. Он с этим нормально справляется. Его время прошло. Его время - это когда чип на пару десятков тысяч, если не просто тысяч был чем-то мега большим. И то, уже тогда были проблемы стмуляции, тогда ещё в Max+II - это рисование матрасов времянки, симуляция, просмотр в основно глазами результата. Вспоминаю с содраганием.
Но сегодня другие времена. У меня была жуткая ломка, когда переходил с AHDL на verilog, но когда перешёл - ни разу не возникло желание возвращаться. Я не представляю зачем мне нужен гемос с симуляцией проектов с использование AHDL?
Примеров уйму можно привести, это и стмуляция многочиповых решений, с той-же динамикой. И верификация при симуляции провекта с помощью не ситнезируемых конструкций, тут можно продолжать долго... В AHDL на прямую это нельзя сделать, но зачем лишние проблемы? Уменя знакомый с видео работал. Сделал тест бенч, который берёт картинку, прогоняет через проект и выплёвывает обратно в файл. И смотрит потом фотошопом, всёли на выходе красиво. Ну и как такое сделать на AHDL? Танцы с бубном и ухищрения разные - проблему не решат. Это если кратко, т.к. тему симуляции можно развивать.
Далее, AHDL привязывает Вас к альтере, сколько-б я не был поклонником альтеры, но иногда есть необходимость сделать что-то на том-же ксалинксе. Правильно сделанный проект VHDL или Verilog переносится с одного вендора на другой достаточно легко. Ну, если не считаьт случаи, когда есть сильная завязка на особенности конкретного железа. С AHDL такое в принципе невозможно.
Далее, не знаю как вам, а мне кажется что тенденции обычного софта, когда пусть прога будет пусть чуть больше но написана в 2 раза быстрее и ,удет иметь меньше глюков приходят и в железо. Да, есть случаи, когда нужно выжать по объёму и скорости 100%, но это и не только на AHDL можно сделать. На мой взгляд, большие проекты на AHDL отлаживать значительно сложнее и дольше.
В общем IMHO, Вы допускаете в своих рассуждениях одну ошибку, Вы распространяете свои частные неудачные попытки соскочить с AHDL на общий случай.
В общем шире нужно смотреть, на sload свет клином не сошолся...

Сообщение отредактировал Builder - Apr 24 2010, 10:45

[Aprox]

Ваш опыт показывает не то, что VHDL или Verilog плохи, а то что чужие проекты нужно осторожно использовать, тем более - открытые, когда неизвестно кто их писал. Может тот код вообще студент писал, в образовательных целях.

Ваш довод лишний раз рушит иллюзию переносимости, которой обычно козыряют в VHDL или Verilog. Что это за языки, если потребителю надо все время быть начеку- кто писал, когда писал и для каких целей? О какой переносимости и юзабилити готовых проектов может идти речь в этом случае? И мой печальный опыт показывает- нет ее, этой переносимости. В каждом случае придется вникать до тонкостей и перерабатывать практически до основания.

Ну и от себя, не флэйма ради. AHDL - это круто, сам когда-то на нём лабал. На сегодня его удел - это внутренний язык для мегафункций самой альтеры, и поддержка старых проектов. Он с этим нормально справляется. Его время прошло. Его время - это когда чип на пару десятков тысяч, если не просто тысяч был чем-то мега большим. И то, уже тогда были проблемы стмуляции, тогда ещё в Max+II - это рисование матрасов времянки, симуляция, просмотр в основно глазами результата. Вспоминаю с содраганием.

Не флейма ради, а токмо правды для, напоминаю, что "рисование матрасов времянки" возникает как правило от неумения разбить сложный проект на рад простых модулей с раздельной отладкой. Вы правы, что AHDL заточен под кристаллы Altera. И в этом его громадное преимущество в плане эффективности синтеза. В то время, как язык VHDL или Verilog не заточены ни подо что конкретно и, значит, сомнительны в плане эффективного синтеза практических вещей. Эти языки придумали для моделирования процессов. О синтезе разводки FPGA никто тогда не думал. Значит, - чужеродно!

Далее, AHDL привязывает Вас к альтере,....

Да. И в этом выигрыш в скорости схемы.

В общем IMHO, Вы допускаете в своих рассуждениях одну ошибку, Вы распространяете свои частные неудачные попытки соскочить с AHDL на общий случай.

По-моему, не так. Я пытался два раза использовать готовые модули на VHDL или Verilog из opencores, чтобы сэкономить время, а не для "соскочить". И каждый раз получал крайне неудовлетворительные результаты при тестировании. Приходилось переписывать заново. А уж хороши, или не не хороши VHDL с Verilog- сие мне неведомо.

[Builder]

Ваш довод лишний раз рушит иллюзию переносимости, которой обычно козыряют в VHDL или Verilog. Что это за языки, если потребителю надо все время быть начеку- кто писал, когда писал и для каких целей? О какой переносимости и юзабилити готовых проектов может идти речь в этом случае? И мой печальный опыт показывает- нет ее, этой переносимости. В каждом случае придется вникать до тонкостей и перерабатывать практически до основания.

Все это относится не к VHDL/Verilog, а к любому не своему коду. А иногда и к своему

Не флейма ради, а токмо правды для, напоминаю, что "рисование матрасов времянки" возникает как правило от неумения разбить сложный проект на рад простых модулей с раздельной отладкой.

И как прикажете разбить проект в приведёном примере, про видеообработку? Только не надо сказок про то, что это в принципе не нужно. Одна из причин создания VHDL - это возможность просимулировть систему в целом. Т.к. бывают ошибки, когда модули по отдельности правильные вроде, а вмете не фурычт. Не забывйте, проеты сегодня часто пишет много людей и таая ситуация более чем реальна. VHDL/Verilog не заканчиваются на FPGA, а в силиконе цена ошибки ой как велика.

Я вот не понимаю, как Вы можете говорить о том, с чем не разобрались? Это как рассуждать о трюфелях на основании картинки.

В общем давайте сравнивать конкретно, а не на пальцах: http://electronix.ru/forum/index.php?showtopic=75629
И по скорости и по размеру и по переносимости.

[Aprox]

И как прикажете разбить проект в приведёном примере, про видеообработку? Только не надо сказок про то, что это в принципе не нужно.

Почему не нужно? Обязательно нужно! Рисуете в графическом редакторе отдельные блоки и связи между ними, формализуете каждому интерфейс, и вперед- отлаживайте каждый отдельно.

Одна из причин создания VHDL - это возможность просимулировть систему в целом. Т.к. бывают ошибки, когда модули по отдельности правильные вроде, а вмете не фурычт. Не забывйте, проеты сегодня часто пишет много людей и таая ситуация более чем реальна. VHDL/Verilog не заканчиваются на FPGA, а в силиконе цена ошибки ой как велика.

Когда модули по отдельности правильные вроде, а вместе не фурычат- это верное свидетельство неудачи менеджера проекта в описании интерфейсов этих модулей. Что же касается симулировать проект в целом и стопроцентно отладить его без железа- это химера, от которой уже лет как 20 отказались в схемотехнике на базе микроконтроллеров. А сейчас отказываются и в области разработок на FPGA. Отладку приложения ведут в реальных прогонах на реальном железе. И теперь, если главная фича VHDL моделирование, то смело можно говорить про умирающий язык VHDL.

В общем давайте сравнивать конкретно, а не на пальцах: http://electronix.ru/forum/index.php?showtopic=75629
И по скорости и по размеру и по переносимости.

Хорошо, переползаем туда

[DmitryR]

Что же касается симулировать проект в целом и стопроцентно отладить его без железа- это химера, от которой уже лет как 20 отказались в схемотехнике на базе микроконтроллеров. А сейчас отказываются и в области разработок на FPGA. Отладку приложения ведут в реальных прогонах на реальном железе. И теперь, если главная фича VHDL моделирование, то смело можно говорить про умирающий язык VHDL.

Вы так как бы невзначай упустили, что VHDL используется и для проектирования ASIC тоже, а там во многих проектах до реальных прогонов далеко. То есть что можно конечно прототипируется на FPGA, но (см. мой предыдущий пост) не всегда это возможно и не всегда дает стопроцентно совпадающие с архитектурой ASIC результаты.

[Aprox]

Вы так как бы невзначай упустили, что VHDL используется и для проектирования ASIC тоже, а там во многих проектах до реальных прогонов далеко. То есть что можно конечно прототипируется на FPGA, но (см. мой предыдущий пост) не всегда это возможно и не всегда дает стопроцентно совпадающие с архитектурой ASIC результаты.

Сколько я знаю случаев, разработка новых микроконтроллеров происходила на базе Stratix. Hапример, см фирму Paralax с ее новым Propeller. Т.е. ASIC ствновится результатом прогонов на реальном железе в реальных условиях. И данный тренд прекрасно чувствуют вендоры FPGA- Altera например, стала встраивать в кристалл JTAG- отладчик и трассировщик реального времени. До смерти языков моделирования осталось совсем недолго.

[andrew_b]

До смерти языков моделирования осталось совсем недолго.

Эх, кремлёвский мечтатель...