Как сделать пины виртуальными? Опции

[Fynjisx]

Привет Всем! Нарисовал в графическом файле с помощью MegaWizard'a, 12-разрядный регистр. Добавил к его входам, выходам пины. для этого проекта создал раздел + LogicLock Region. Назначил в Classic Timing Analyzer Settings - tsu=2ns, tco=2ns, tpd = 1ns; th = 3ns. Далее сделал Analyze и routing. Результаты Timing Analyzer Summary: tsu=2,311, tco=7.724; th = -0.274ns...))) Зашел в Chip Planner и увидел, что входы и выходы моего 12-разрядного регистра развелись на пины device, отсюда стали понятны большие timing'и. Но мне то нужно чтобы таймигни "соблюдались" только от входов моего блока к его выходам(ну clock в расчет не возьму, потому как
регион в котором произошла разводка я могу двигать)... Как мне указать Quartus, чтобы он не цеплял входы - выходы моего регистра к device пинам и соответственно не учитывал задержку по этим путям??? Спасибо...

[bogaev_roman]

Как мне указать Quartus, чтобы он не цеплял входы - выходы моего регистра к device пинам и соответственно не учитывал задержку по этим путям??? Спасибо...

Задайте LogicLock Region ну и виртуальные пины все как Вы уже сделали. Задержка будет учитываться только от регистра к регистру.

Но мне то нужно чтобы таймигни "соблюдались" только от входов моего блока к его выходам(ну clock в расчет не возьму, потому как
регион в котором произошла разводка я могу двигать)

А Вы думаете, что после сдвига области Ваши тайминги сохранятся? Ошибаетесь...Они изменятся даже (хоть и не сильно), если полностью сделать partition post-fit (stuct) и добавить логики, связанной с этой частью.