Padstacks во внешних слоях и в Plane слоях Опции

[koluna]

Здравствуйте!

Подскажите, пожалуйста, из каких соображений Padstacks для компонентов со штыревыми выводами в Plane слоях должны быть больше, чем Padstacks в других слоях?
Кстати, если этого не соблюдать, то возникает ошибка DRC "Insufficient Clearance on Plane Layer".

Благодарю заранее!

[Uree]

Например сгенерить автоматом фанауты выходящие к границе BGA-корпуса. Оно конечно редко нужно, но когда нужно - очень облегчает жизнь, особенно в случае FPGA.
А в общем можно сказать так - в Аллегро есть все, а в экспедишне все+фишки.
Насчет сравнения как оно работает там и тут ничего не скажу.

ЗЫ А! Еще момент, до сих пор не могу понять можно это реализовать или нет - как задать определенный тип переходных для определенного региона в Аллегро? И можно ли вообще?