Есть вариант (крайне трудоемкий и нудный, но если надо - то надо). 1) В ISE создается CPLD дезайн из 1 тригера, разводится, в репорте смотрится куда он лег и какая логика задействованна. Далее смотрятся единички в .jed файле для этого дезайна - где в нем прописывается разводка тригера и логической матрицы. 2) Добавляется тригера/логика, далее процесс повторяется (до полного заполнения .jed файла)
3) Полученное соотвествие битов в .jed файле прикладывается к исходному .jed файлу
|