Подскажите по проекту. TI/32 bit Опции

[propeller24]

Всем привет, а также доброго времени суток!

Начинаю курить проект.
С самого начала - стоит выбор процессора. Да и всего остального тоже .

Надо: Ethernet 100, 32 bit и DMA 16 бит.

На DMA должен висеть источник сигнала - АЦП 10 бит и память, заполняемая поблочно.

Сразу должно засосаться 256 Кслов. Несколько раз.
Затем, после всего полного цикла измерений, выход АЦП переводим в Z-состояние, и необходимо передать полученные данные по Ethernet'у на сервер.

Отсюда вопросы к опчеству:

После долгих поисков остановился на TMS320F28335PGA, как существующего в природе (только на ti - они по 15.65, Компэл - 71.14 $... Ну, ладно).
Память - CY62167EV30LL-45BVXI.
FPGA - EP3C5E144C8N.

Вопросики:

1). Не слишком ли избыточное железо? проц хотелось бы помощней и Ethernet 100. Но поиск на ti+наличие дали такой результат...
Хотел попроще, типа Stellaris старших серий (LM3S9ххх, с USB), а в наличии есть Delfino только.

2). АЦП 20 МГц/10 бит. Длина концов 5-7 см насколько убьют разрядность (сидит на разъеме)?

3). 4 слоя хватит для проекта?

Заранее благодарен. Спасибо.

[propeller24]

Спасибо rezident"у за замечание. Постараюсь пользоваться русским языком стандартно.

Нулевая часть проекта.

Итак, есть источник сигнала - АЦП 20 МГц. Это изменить нельзя.
Цикл измерения включает в себя оцифровку входных значений непрерывными (т.е. с частотой 20 МГц) блоками по 512 слов.
Это измерение повторяется с небольшими промежутками (когда происходит воздействие на измеряемый объект) несколько раз (256/512/1024).

После такого цикла полученные данные необходимо передать по каналу Ethernet 100 МГц на сервер.

Это исходные данные.

Теперь задумки реализации:
1). АЦП имеет (берем его как единственную данность) Z состояние на выходе. Поэтому можно реализовать конечный автомат на FPGA для управления заполнением памяти данными, полученными из АЦП.
2). После заполнения буфера (т.е. проведения цикла измерения) данные относительно медленно можно передать на сервер.
3). Пока речь идет о выборе элементной базы и принципиальной реализации конструкции на двух платах - на первой - АЦП и измеряемый объект, на второй - процессор, FPGA и память. Максимальная длина проводников (АЦП - память) не превышает 5 см.
4). Достаточна ли реализация задуманного на четырехслойных печатных платах (я сдуру, если постараюсь, и на двух слоях разведу ) без существенной потери разрядности оцифрованного сигнала?
5). Поиск привел к связке:
Процессор - TMS320F28335PGA,
Память - CY62167EV30LL-45BVXI,
FPGA - EP3C5E144C8N?

Или можно найти доступное более дешевое решение?

Спасибо!

Сообщение отредактировал propeller24 - May 20 2010, 15:14