Всем привет, а также доброго времени суток!

Начинаю курить проект.
С самого начала - стоит выбор процессора. Да и всего остального тоже .

Надо: Ethernet 100, 32 bit и DMA 16 бит.

На DMA должен висеть источник сигнала - АЦП 10 бит и память, заполняемая поблочно.

Сразу должно засосаться 256 Кслов. Несколько раз.
Затем, после всего полного цикла измерений, выход АЦП переводим в Z-состояние, и необходимо передать полученные данные по Ethernet'у на сервер.

Отсюда вопросы к опчеству:

После долгих поисков остановился на TMS320F28335PGA, как существующего в природе (только на ti - они по 15.65, Компэл - 71.14 $... Ну, ладно).
Память - CY62167EV30LL-45BVXI.
FPGA - EP3C5E144C8N.

Вопросики:

1). Не слишком ли избыточное железо? проц хотелось бы помощней и Ethernet 100. Но поиск на ti+наличие дали такой результат...
Хотел попроще, типа Stellaris старших серий (LM3S9ххх, с USB), а в наличии есть Delfino только.

2). АЦП 20 МГц/10 бит. Длина концов 5-7 см насколько убьют разрядность (сидит на разъеме)?

3). 4 слоя хватит для проекта?

Заранее благодарен. Спасибо.

...

Знать, мои идеи в морг? На одной плате сие ваять надо?

Сформулируйте свою задачу более внятно. Без этакого тинейджерского жаргонизма.

Спасибо rezident"у за замечание. Постараюсь пользоваться русским языком стандартно.

Нулевая часть проекта.

Итак, есть источник сигнала - АЦП 20 МГц. Это изменить нельзя.
Цикл измерения включает в себя оцифровку входных значений непрерывными (т.е. с частотой 20 МГц) блоками по 512 слов.
Это измерение повторяется с небольшими промежутками (когда происходит воздействие на измеряемый объект) несколько раз (256/512/1024).

После такого цикла полученные данные необходимо передать по каналу Ethernet 100 МГц на сервер.

Это исходные данные.

Теперь задумки реализации:
1). АЦП имеет (берем его как единственную данность) Z состояние на выходе. Поэтому можно реализовать конечный автомат на FPGA для управления заполнением памяти данными, полученными из АЦП.
2). После заполнения буфера (т.е. проведения цикла измерения) данные относительно медленно можно передать на сервер.
3). Пока речь идет о выборе элементной базы и принципиальной реализации конструкции на двух платах - на первой - АЦП и измеряемый объект, на второй - процессор, FPGA и память. Максимальная длина проводников (АЦП - память) не превышает 5 см.
4). Достаточна ли реализация задуманного на четырехслойных печатных платах (я сдуру, если постараюсь, и на двух слоях разведу ) без существенной потери разрядности оцифрованного сигнала?
5). Поиск привел к связке:
Процессор - TMS320F28335PGA,
Память - CY62167EV30LL-45BVXI,
FPGA - EP3C5E144C8N?

Или можно найти доступное более дешевое решение?

Спасибо!

FPGA и память можно заменить FIFO-памятью с соответствующей глубиной. Ее можно поставить на плату АЦП.

Спасибо за подсказку уважаемому Dron_Gus.

Смотрю, не могу найти такую память необходимой глубины.
В итоге надо 1М х 10.

FIFO дорогая такая наверно будет?


Дополнения к первоначальной вводной (сразу не писал, чтоб не ограничивать мысли могущих дать совет).


АЦП - 10 бит.
Частота - до 48 МГц. Для проекта достаточно 20 МГц.

Полученный объем данных (до 1 Мслов) необходимо передать, как уже сказал, по Ethernet 100 на сервер.
Т.е. Процессор, который реализует передачу, должен быть достаточно быстрым с одной стороны и с DMA - программно считывать пословно - медленно получится...

С другой стороны, от процессора, по существу, необходимо только пока эта функция, и процессор TMS320F28335PGA избыточен весьма (две трети его ног и ног FPGA свободными останутся, поэтому и такая у меня уверенность по поводу разводки в двух слоях )

А с дугой стороны, хотелось бы процессор с USB...
Так что выбор небогат.

Посмотрите в сторону STR912. У него есть внешняя шина. И ДМА достаточно навороченный. И USB есть. И сеть. Не знаю, сможет ли он читать с АЦП с частотой 20 МГц и класть во внешнюю память на той же шине, но прикинуть стоит. Уж с FIFO то он точно справится.

FIFO обычно дорогая. Но все зависит от серии. Возможно дешевле поставить память подороже, чем разбираться/нанимать человека по fpga.

Спасибо еще раз за подсказку уважаемому Dron_Gus.

Анализ по продукции TI/ST/NXP показал, как не странно, преимущество продукции ST в смысла минимума выводов.

Не понятно только, где их брать в корпусе LQFP128 младшую модель и демо-плату.
может, посоветует кто?

А то в Terre нет как-то...

Память FIFO однозначно не годится. Нет нужной глубины по разумной цене. Остается обычная 1Мх10+FPGA.

Вопрос остается по разводке - возможно ли 20 МГц шину данных+управление растащить на 2 платы без потери разрядности АЦП (проводники не более 5 см? Это АЦП, процессор, память и разъем). Или это практически нереально?