Стоимость разработки и производства сопроцессора Опции

[anonymus]

Сколько(минимум-среднимум) может стоить производство сотнями тысяч-миллионами штук в год сопроцессора в слот PCI-E - чип с 50 млн транзисторов(работающий на частоте 1-2 ггц), 256 мб DDR-3 памяти(подешевле), потребление 10-20 Вт? Техпроцесс может быть где-то между 40 и 90 нм.
И, если возможно, приблизительную стоимость разработки(с точностью до миллиона $$$).
Назначение - ресурсоёмкие вычисления с float'ами одинарной точности.

[bklv]

В Вашем случае, например, вызывает сомнения объем модуля в полмиллиона транзисторов, в котором нет никакой памяти. Что-то странно большое для "прямого" алгоритма вычисления.

Все очень просто, это не реальный, а только оценочный дизайн, только для того, чтобы оценить предположительную максимальную стоимость.
Проект находится на самой начальной стадии, RTL написан под FPGA и не оптимизирован под ASIC. Блоки памяти присутствуют, но они заданы неявно. FPGA синтезатор их автоматически выделяет из RTL, а для ASIC это надо делать вручную.
В текущей (неоптимизированной) реализации имеется несколько небольших блоков памяти и они реализованы на регистрах (поскольку они маленькие, то не дадут значительной экономии площади в ASIC)

Ну, если настаиваете, то ответ такой (плюс-минус километр):
- срок выполнения всего ОКР до 3-4 лет;

Спасибо за Вашу оценку, правильно я понимаю, что оценка включает логический дизайн, физический дизайн и производство? (т.е. то, что происходит после получения чипа, не включалось)
Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца
Итого производство первых образцов - 3 месяца
Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации)
Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout
Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом)
Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года?
Или я ошибся в расчетах?

- стоимость порядка (5-10) миллионов $.

Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства?
NRE будет состоять из
а) стоимости логического дизайна
б) стоимости физического дизайна
в) стоимости IP (PLL)
г) стоимости лицензий на ПО (будет включаться в стоимость логического и физического дизайнов)
д) стоимости изготовления масок

Стоимость серийного производства будет определяться
а) стоимостью изготовления пластины
б) стоимость тестирования и корпусирования

Если обобщить написанное ранее другими участниками обсуждений

Смотря что, PLL в районе сотен тысяч.

Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).

Дано: 50 млн транзичторов

это примерно 140 мм2 по технологии 0.13
или примерно 60 мм2 по технологии 0.09

Выпуск на 300 мм пластине

На одной пластине по 0.13 будет примерно 400 кристаллов
по 0.09 будет примерно 1000 кристаллов.

Некая гипотетическая оценка стоимости одной пластины в массовом производстве (тут сложно сказать, так как при массовом заказе фабы обсуждают с каждым заказчиком это отдельно и общего прайса нет) но примерно будет оно стоить не менее 5000$ за пластину.

Итого стоимость кристалла по 0.13 будет 12$, по 0.09 будет 5$.

Далее тестирование (тест-хаус стоит примерно 20 000$ за час) минимум 0.5 секунды на кристалл (поставить/снять) т.е. тестирование одного чипа еще 2.5$.

Далее корпусирование 1 цент за вывод. Если у Вас 500 выводов, то еще 5$.

Тестирование в корпусе минимум 1 сек. т.е. еще 5$

Итого получаем, что по 0.13 готовая микросхема будет стоить 12+2.5+5+5 = 25.5$
по 0.09 будет стоить 5+2.5+5+5 = 17.5$

Для оценок плюс-минус километр этих данных будет достаточно
На 300 мм пластине поместится около 500 чипов площадью 110мм2
Стоимость 1 чипа = 5000$/500=10$
Стоимость тестирования 1 чипа (тест-хаус стоит примерно 20 000$ за час, минимум 0.5 секунды на кристалл) = 2,5$
Стоимость корпусирования 1 чипа (1 цент за вывод. 64 вывода)=64*0,01=0,64
Стоимость тестирования 1 чипа в корпусе (минимум 1 сек. на кристалл) = 5$
Будем считать, что стоимость тестирования и корпусирования для чипов по технологии 65nm в 1,5 раз дороже, чем для 0,13
Пусть процент выхода годных = 50% на этапе проверки чипа на пластине и 95% на этапе проверки чипа в корпусе (подскажите, правдоподобны ли числа?)
Итого, стоимость чипа=(10+2,5*1,5)*2+(0,64+5)*1,5*1,05=36,383$
Стоимость 20000 чипов = 20000*36,383=727660$ (800K$)

Изготовление масок потребует около 1M$
Во сколько выльется изготовление масок металлизации для второго Tapeout - не знаю, но поскольку говорят, что они значительно дешевле изготовления полного набора масок, пусть они будут стоить 200K$
Итого производство 20000 чипов = 1M$ + 800K$ + 200K$ = 2M$
Правдоподобны ли расчеты?

Zzzzzzzz, Вы исходили из подобных оценок?
Правильно ли я понимаю, что на логический и физический дизайн вы резервировали (3-8)M$

Более точного ответа Вы здесь вряд ли получите, см. мой предыдущий пост.
Так как такой уточнённый ответ является результатом работы, стоящей несколько сот тысяч руб. (Хотя, чудеса случаются, конечно).

Более точного, чем 3-4 года и 5-10 миллионов?
Даже в этой теме приводятся подробные ответы starley, masics, -=Sergei=-, yes, oratie, подробно описывающие разные стороны этой задачи
...так с миру по нитке... и обрисуется общая картина

Если согласны на 1е7$, то я готов подумать о сборе команды классных спецов, и об отпуске за свой счет на 3 года на работе.

Понимаете, я стараюсь быть реалистом, хотя пока у меня нет ясного представления всей задачи, но предлагаемые Вами 500$ за один чип - это явный перебор
В любом случае, спасибо за оценку времени и финансов

PS: Дорогу осилит идущий

Позволю себе дилетантскую вставку: имело бы смысл уметь отключать битые блоки от питания и не раздавать на них задачи, тогда у вас будет 95-99% годных чипов, в каждом 490-500 рабочих блоков :-)

Если скорость обмена данными у вас похоже небольшая, возможно будет выгоднее иметь меньше выводов, но с максимальной возможной по техпроцессу скоростью, и сэкономить на падах (и корпусировке).

Спасибо за совет
Я читал Вашу тему про "толстый техпроцесс". Возможно, в этой идее много полезного, но надо очень детально в этом разобраться
Система DFT в этом случае будет строиться по-другому, и будет много отклонений от мэйнстрима. Опасаюсь, что здесь лучшее - враг хорошего
Думаю, что для памятей этот подход отработан и решается на уровне BIST, а для отдельных модулей это не так целесообразно