xilinx edk coregen bram, различия Опции

[rv3dll(lex)]

была необходимость сделать брам бло размером 64 килобайта. чтобы ускорить процесс взял корегенератор. Блок работает но помимо самих брам использует другие ресурсы луты и триггера.

между тем стандартный брам блок из набора едк ядер потребляет только саму память а по остальным ресурсам нули.

где я что не понимаю?

[DmitryR]

Ресурсы идут на прослойку между блоком и шиной, к которой он подключен.

[rv3dll(lex)]

Ресурсы идут на прослойку между блоком и шиной, к которой он подключен.

прослойка в едк описана своим контроллером памяти, для которого есть свой файл утилизации ресурсов, а корегенератор формирует отдельный брам блок, который не подключен ни к какой шине, и имеет набор сигналов, как у обычного брам16.

о как. оказывается, если памяти до 16килобайт, то независимо от разрядности она потребляет только брам блоки, а больше ещё и логика подключается

интересно с чем это связано.?

Получилось. видимо синтезатор некооректно уже плохо думает, если ему поставить больше 16 к

установил делать из стандартных примитивов 2*8к для конфигурации 64 разряда глубиной 8192

и всё получается если BE не использовать, хотя память в едк с ней работает.
короче косячно(

[DmitryR]

о как. оказывается, если памяти до 16килобайт, то независимо от разрядности она потребляет только брам блоки, а больше ещё и логика подключается

интересно с чем это связано.?

С тем, что надо формировать enable и мультиплексировать выход данных.

[rv3dll(lex)]

С тем, что надо формировать enable и мультиплексировать выход данных.

всё может быть, но готовый едк примитив работает и без этого.