реклама на сайте
подробности

 
 
> И снова про Фарроу ресэмплер
hobgoblin
сообщение Jul 23 2010, 08:51
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 202
Регистрация: 2-10-06
Из: Петербург
Пользователь №: 20 881



День добрый.
Стоит задача сделать в Simulink модельку с Farrow ресэмплером для передатчика. В реальной жизни клок входных данных может быть никак не привязан к системному клоку, задающему выходную частоту дискретизации сигнала. В железе думал ставить FIFO с раздельными клоками на чтение и на запись, и подавать от генератора mu сигнал разрешения чтения FIFO с частотой примерно равной входной частоте сэмплирования. При этом в самом генераторе mu уменьшать или увеличивать значение, подаваемое на аккумулятор, в зависимости от расхождения между периодом клока входных данных и периодом сигнала разрешения, так чтобы не возникало переполнения или опустошения FIFO. В связи с этим два вопроса:
1) правильно ли я поступаю, или это в корне неверно?
2) если правильно, то как смоделировать dual clock FIFO в Simulink-e? Заказчик хочет сначала чисто математическую модель без всяких DSP Builder-ов или System Generator-ов, а блок Queue в Signal Processing Blockset требует одинаковых частот сэмплирования для входного сигнала, сигналов push и pop, если я правильно с ним разобрался.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
hobgoblin
сообщение Jul 23 2010, 10:24
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 202
Регистрация: 2-10-06
Из: Петербург
Пользователь №: 20 881



От модема пойдут клок и комплексные данные 40 MSPS (уже с некоторой избыточностью дискретизации) на микросхему (пока планируется реализация в FPGA) в которой нужно сделать ресэмплинг с тактовой частотой, меняющейся в зависимости от диапазона работы передатчика (пока планируются два варианта, которые написаны выше - 150.4 и 131.2 МГц, но не исключено, что что-то еще добавится), и перенос на ПЧ в диапазоне примерно +-45 МГц. Дальше все пойдет еще на одну микросхему (заказчик планирует делать ASIC) в которой будет основная часть передатчика. Эти частоты 150.4 и 131.2 будет формировать внешний синтезатор. После включения питания частота сэмплирования выходного сигнала FPGA меняться не будет, то есть ресэмплинг все время будет идти с одним и тем же коэффициентом. От нас требуется написать RTL для FPGA и сделать Simullink-модель FPGA+ASIC. Пока рассматривается худший случай, когда частоту 40 MГц будет давать независимый генератор.
Если чего-то не хватает, спрашивайте. К сожалению, совсем подробно про ASIC и для чего все это нужно я рассказать в открытую не могу, потому как с заказчиком заключен NDA.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 28th July 2025 - 21:22
Рейтинг@Mail.ru


Страница сгенерированна за 0.01361 секунд с 7
ELECTRONIX ©2004-2016