День добрый.
Стоит задача сделать в Simulink модельку с Farrow ресэмплером для передатчика. В реальной жизни клок входных данных может быть никак не привязан к системному клоку, задающему выходную частоту дискретизации сигнала. В железе думал ставить FIFO с раздельными клоками на чтение и на запись, и подавать от генератора mu сигнал разрешения чтения FIFO с частотой примерно равной входной частоте сэмплирования. При этом в самом генераторе mu уменьшать или увеличивать значение, подаваемое на аккумулятор, в зависимости от расхождения между периодом клока входных данных и периодом сигнала разрешения, так чтобы не возникало переполнения или опустошения FIFO. В связи с этим два вопроса:
1) правильно ли я поступаю, или это в корне неверно?
2) если правильно, то как смоделировать dual clock FIFO в Simulink-e? Заказчик хочет сначала чисто математическую модель без всяких DSP Builder-ов или System Generator-ов, а блок Queue в Signal Processing Blockset требует одинаковых частот сэмплирования для входного сигнала, сигналов push и pop, если я правильно с ним разобрался.

Почему не сделать это на уровне протокола передачи вашего модема без всяких ресемплеров?

Если бы мы сами делали модем, было бы наверное проще. Наша задача стоит только в том чтобы сделать внешнюю микросхему, цепляемую к модему, которая будет выдавать комплексные отсчеты на некоторой ПЧ с одной из нескольких частот дискретизации типа 150.4 МГц, 131.2 МГц и может быть каких-то еще (если бы частота дискретизации была только одна особых проблем бы не возникло). На эту микросхему будет идти клок и данные от модема, причем пока речь идет о том, что клок входных данных никак не будет увязан с клоком выодных данных.

Напишите подробно что куда идёт от каких клоков работает и что сделать нужно, в общем ТЗ.

От модема пойдут клок и комплексные данные 40 MSPS (уже с некоторой избыточностью дискретизации) на микросхему (пока планируется реализация в FPGA) в которой нужно сделать ресэмплинг с тактовой частотой, меняющейся в зависимости от диапазона работы передатчика (пока планируются два варианта, которые написаны выше - 150.4 и 131.2 МГц, но не исключено, что что-то еще добавится), и перенос на ПЧ в диапазоне примерно +-45 МГц. Дальше все пойдет еще на одну микросхему (заказчик планирует делать ASIC) в которой будет основная часть передатчика. Эти частоты 150.4 и 131.2 будет формировать внешний синтезатор. После включения питания частота сэмплирования выходного сигнала FPGA меняться не будет, то есть ресэмплинг все время будет идти с одним и тем же коэффициентом. От нас требуется написать RTL для FPGA и сделать Simullink-модель FPGA+ASIC. Пока рассматривается худший случай, когда частоту 40 MГц будет давать независимый генератор.
Если чего-то не хватает, спрашивайте. К сожалению, совсем подробно про ASIC и для чего все это нужно я рассказать в открытую не могу, потому как с заказчиком заключен NDA.

Сложно сказать удастся ли продраться сквозь заморочки симулинка чтобы такую модель сделать, пробовать надо, не стоит рассчитывать на встроенные блоки, если не получается их использовать значит надо делать вручную на более элементарных.

Пусть заказчик купит чип от Provigenta и не парится %) Делается на цифровом гасите джиттера.