DDR2 High-Performance Controllers II, вопрос Опции

[axalay]

В user guide для него для “Full-Rate Write” пишут:

The user logic asserts the first write request to row 0 so that row 0 is open before
the next transaction.

В сгенеренном примере я вижу что только для нулевого row это делается. А для остальных этого не надо делать? Я подключаю этот контроллер к ПЛИС, а не к НИУС. Я не могу понять почему это не для всех Row нужно.

Кто юзал-подскажите. Экспериментировать особо неохота

[warrior-2001]

Если речь идёт о локальном интерфейсе(не важно, авалон или нет), то пользователь волен писать и читать по произвольным адресам. И не важно row 0 is open or not.
В DDR and DDR2 SDRAM High-Performance и в External Memory Interface Handbook времянки достаточно примитивные. И вводят в заблуждение скорее тем, что показывают кроме локального интерфейса ещё и внутренний, с которым редко кто работает.
Советую запускать встроенные пример с тестбенчем. Там неплохая времянка рисуется, сразу все вопросы должны отпасть.