Проблема: multiple driver Опции

[Veg@]

Возможно глупый вопрос: в Verilog-коде при создании нескольких блоков always нельзя присваивать значения регистру более чем в одном блоке. Например:

Код

reg a;

always @(posedge clk1)
  a = 1;
always @(posedge clk2)
  a = 2;

Можно ли выполнить эту задачу каким-либо другим образом?

[Arranje]

Мне в голову приходит только 2 решения проблемы:

Если у вас есть опорный клок, который по частоте сильно превосходит оба клока или он кратен clk1 и clk2, то можно решить эту проблему выделением фронтов клоков clk1, clk2 по опорному клоку. Будет приблизительно описанное вами поведение.
Такое клок можно сгенерировать при помощи PLL, если clk1 и clk2 достаточно малы.

Если clk1 сгенерирован на основе clk2 (или наоборот) и кратен, то можно обойтись без опорного клока.

Пока больше идей нет.

Сообщение отредактировал Arranje - Jul 27 2010, 11:43