Цитата(Veg@ @ Jul 30 2010, 15:30)

1. Имеет ли место применение для синхронизации блоков более упрощенного способа: с помощью оператора wait, подобно приведенному примеру для симуляции в одной из книг?:
(Поляков А.К. Языки VHDL и Verilog)
Неудачный пример привели, он вообще не синтезируем. Какая именно Вам синхронизация нужна? Используйте fifo, 2 последовательных регистра на разных частотах - куча вариантов есть.
Цитата
2. При одинаковых clock'ах также возникает проблема.
Если же присваивать значение, например, out2, то компиляция проходит успешно. С чем это связано?
Про присваивание регистру неких значений в разных always Вам уже писали.
Результат работы приведенного кода даже при удачной компиляции всегда будет в состоянии Х. А то, что там как-то случаяно откомпилировалось, так это просто шаманство, приведите нормальный код.