Возможно глупый вопрос: в Verilog-коде при создании нескольких блоков always нельзя присваивать значения регистру более чем в одном блоке. Например:
Код
reg a;
always @(posedge clk1)
a = 1;
always @(posedge clk2)
a = 2;
Можно ли выполнить эту задачу каким-либо другим образом?