Virtex-5 и согласование интерфейса Опции

[_Anatoliy]

В Virtex-5 по параллельному интерфейсу приходит 12 линий данных LVDS от шустрого АЦП с частотой 550Msps. HyperLynx рекомендует поставить дифференциальные согласующие резисторы 120 ом на каждый вход LVDS. В user guide на Virtex-5 говорится что в нём есть Digitally Controlled Impedance (DCI).Можно ли его использовать для интерфейса LVDS или нужно вешать внешние резисторы?

[NikSave]

Например, можно так INST <I/O_BUFFER_INSTANTIATION_NAME> DIFF_TERM = “TRUE”;
При таком расстоянии как у вас я бы рекомендовал все-таки развести резисторы (корпус 0402 много места не займет) около ПЛИС. Впоследствии их ведь можно и не ставить.

[_Anatoliy]

Например, можно так INST <I/O_BUFFER_INSTANTIATION_NAME> DIFF_TERM = ”TRUE”;
При таком расстоянии как у вас я бы рекомендовал все-таки развести резисторы (корпус 0402 много места не займет) около ПЛИС. Впоследствии их ведь можно и не ставить.

Спасибо.А внутренние терминаторы тогда для чего?Я так думаю они по 100ом?Внешние резисторы на всякий случай разведу.
А по DCI можете что то сказать?

[DmitryR]

Внутренние терминаторы для того, что DCI много статического тока жрет. Насколько хорошо внутренние терминаторы заменяют внешние резисторы можно легко узнать с помощью того же HyperLynx - насколько я помню и терминаторы, и DCI в IBIS Virtex-5 есть.

[_Anatoliy]

Внутренние терминаторы для того, что DCI много статического тока жрет. Насколько хорошо внутренние терминаторы заменяют внешние резисторы можно легко узнать с помощью того же HyperLynx - насколько я помню и терминаторы, и DCI в IBIS Virtex-5 есть.

Есть,только как их включать в HL не нашёл.
Кстати,не подскажете что это значит:

NET = ~1D3, 1D3
Nets coupled during crosstalk simulation
=1D2, ~1D2
Nets coupled during high-accuracy simulation
=1D2, ~1D2
** Warning(Severe) ** Could not analyze SI; DC operating points not valid; check model thresholds

** Warning(Severe) **
COUNTS ------------------------------------------------------------
segments ........... 73
IC drivers ......... 2
IC receivers ....... 2
resistors .......... 1
capacitors ......... 0
SIGNAL-INTEGRITY STATISTICS ---------------------------------------
total receiver capacitance ... 16.4 pF
effective net Z0 ............. 91.2 ohms
termination type ............. differential termination

Почему он отказался анализировать SI? Модели не подходят?
Вот описание выхода АЦП:

[Model] lvds_out
Model_type Output
Vref=1.250E+00
Rref=5.000E+01
Cref=0.000E+00
Vmeas=1.250E+00
C_comp 5.750E-13 5.750E-13 5.750E-13
|
[Voltage Range] 3.300E+00 3.000E+00 3.600E+00
[POWER Clamp Reference] 3.300E+00 3.000E+00 3.600E+00

а вот модель FPGA:

[Model] BLVDS_25
Model_type I/O
Polarity Non-Inverting
Enable Active-Low
Vinl = 1.025
Vinh = 1.375
Vmeas = 0.9000V
Cref = 0.0F
Rref = 1.0000M
Vref = 0.0V
C_comp 6.0000pF 6.0000pF 6.0000pF
[Model Spec]
Vinl 1.025 0.125 2.025
Vinh 1.375 0.475 2.375
|
|
[Temperature Range] 25.0000 85.0000 0.0
[Voltage Range] 2.5000V 2.3000V 2.7000V

Voltage Range почему-то разные,в этом может быть дело?

А насколько можно доверять этому?

Maximum allowed crosstalk ........... 150 mv peak

NET = 1D0
ELECTRICALLY ASSOCIATED NETS --------------------------------------
net = ~1D0
AGGRESSOR NETS (Estimated peak crosstalk)
1OVR ........................... 375 mv
~1D1 ........................... 290 mv
~1OVR .......................... 234 mv
1D1 ............................ 182 mv
Sum of the two strongest aggressors ............. 665 mv
** Warning ** Estimate exceeds maximum allowed crosstalk!

[disel]

Есть,только как их включать в HL не нашёл.

Чтобы их подключить нужно чтобы в ИБИСЕ был раздел [Diff Pin] и описание модели резистора. И чтобы названия пинов в плате и ИБИСЕ совпадали.
Проще всего сделать так:
1. генеришь в ИСЕ ИБИС файл. Там будут правильные имена пинов и сигналов, но не будет раздела [Diff Pin]. Это косяк ИСЕ.
2. руками добавляешь в него разделы [Diff Pin], [Series Pin Mapping], и модель резистора которые можно взять на сайте.

Вот пример

Код

[Diff Pin]   inv_pin    vdiff   tdelay_typ   tdelay_min   tdelay_max
D8         D7       100mV       0            0            0|


[Series Pin Mapping] pin_2    model_name     function_table_group
|
D8          D7        rterm_100
|
|************************************************************************
|                       100ohm differential resistor
|************************************************************************
|
[Model]          rterm_100
Model_type       Series
|                         (typ)               (min)               (max)
|
C_comp                    0.1000pF            0.1000pF            0.1000pF
[Temperature Range]       25.0000             100.0000            0.000
[Voltage Range]           2.5000V             2.3750V             2.6250V
[R Series]                96                  126                 81

Я в ИСЕ 10.3 делал. В более поздних не проверял, может они научились правильные файлы генерить.

[_Anatoliy]

Я в ИСЕ 10.3 делал. В более поздних не проверял, может они научились правильные файлы генерить.

Спасибо!Первый вопрос - что такое ИСЕ?
2).Как то всё это через (|)...
Неужели флажок в HL нельзя было сделать,ведь эта функция включаемая пользователем.

А,это Вы так ISE обозвали