Непонятное поведение Флип-Флопа при синтезе Хилинх версии 10.1, Значение сбрасывается раньше времени Опции

[BlackOps]

Значит так, кода много будет вставлять объясню так.

Ест несколько регистров (флип-флопов с Enable) которые контролируются мультиплексорами. Ну и есть автомат управления который всем етим управляет через мультиплексоры, т.е. читает значения выводов регистров, и в зависимости от етих значений переходит в соответствующие положения и изменяет ети регистры..опять таки не напрямую конечноже а через мультиплексоры.

Так вот, когда я все ето дело симуировал, а потом реализовывал на EDK 9.1 то на чипе потом все работало так как хотел.

А теперь, с версией 10.1 у меня какие то странности! А именно:

Есть например один регистр, и автомат управления следит когда его вывод будет равен 768..в етом случае автомат управления должен записать в него 0 через мультиплексор ну и сделать другие определенные действия. Но етого не происxодит! т.к. после того как вывод регистра достигает значения 13 он сбрасывается на 0! Ну и соответственно автомат управления не переходит в нужное состояние которое достигается после значения 768.

Странное явление, и повторю еще раз именно с версией софта Xilinx 10.1 !!

Ест какие соображения?

И еще...регистр етот 10 битовый! И что интересно, у меня еще есть несколько регистров которые примерно так работают..но они не сбрасываются раньше времени и с ними все нормально... а они примерно 5-6 бит... т.е. етот самый длинный как бы.. может сдесь что я недоглядел?... хотя чтоже тут особенного...

спасибо

Сообщение отредактировал BlackOps - Aug 10 2010, 04:14

[BlackOps]

значит так...а данные простые стд_логик_вектор... ничего особенного....да и кодирую я всегда в таком стиле, поменьше разных заморочек а больше на регистровом уровне... разве что +/- оставляю как есть...а остальное нет.

поетому незнаю почему тут такое дело...ну и как я уже говорил в аналогичном виде у меня и другие регистры работают которые меньше размером...и проблем никаких... да весь код у меня такоы...разве что автомат управления большой который остальными сигналами манипулирует...а в обшем всеми етими парами регистр-мультиплексор управляет только етими двумя сигналами.

вот уже в логе синтеза обнаружил:
INFO:Xst:2117 - HDL ADVISOR - Mux Selector <row_cnt_inc> of Case statement line 0 was re-encoded using one-hot encoding. The case statement will be optimized (default statement optimization), but this optimization may lead to design initialization problems. To ensure the design works safely, you can:
- add an 'INIT' attribute on signal <row_cnt_inc> (optimization is then done without any risk)

и еще ето:
Using one-hot encoding for signal <row_cnt_inc>.

[Boris_TS]

вот уже в логе синтеза обнаружил:
INFO:Xst:2117 - HDL ADVISOR - Mux Selector <row_cnt_inc> of Case statement line 0 was re-encoded using one-hot encoding. The case statement will be optimized (default statement optimization), but this optimization may lead to design initialization problems. To ensure the design works safely, you can:
- add an 'INIT' attribute on signal <row_cnt_inc> (optimization is then done without any risk)

и еще ето:
Using one-hot encoding for signal <row_cnt_inc>.

Если хочется победить Xst:2117 - HDL ADVISOR, то попробуйте заменить (others => '0') when others на (others => '0') when "11". При использовании case отказ от when others => мне помог (в ISE 10.1SP3) избавиться от этого сообщения.

[tema-electric]

попробуйте заменить (others => '0') when others на (others => '0') when "11".

А на сколько правомерна такая замена? std_logic кодируется не только по 0 и 1. У него 9 значений. И все остальные получатся неопределенными.

Если я не ошибаюсь конечно.

И по идее правильней бы всё это выглядело как-то так ...

Код

    -- Row counter register control Mux
    with row_cnt_inc select
        row_cnt_reg_in       <=     row_cnt_reg_out when "00",
                                    row_cnt_reg_out + 1 when "01",
                                    (others => '0') when "10",
                                    (others => '0') when "11",
                                    (others => '-') when others;

Сообщение отредактировал tema-electric - Aug 10 2010, 10:28

[Boris_TS]

А на сколько правомерна такая замена? std_logic кодируется не только по 0 и 1. У него 9 значений. И все остальные получатся неопределенными.

Если я не ошибаюсь конечно.

Для моделирования замена не равнозначная (тут, по идеи, на others надо ловушки вешать, явно описав все правильные состояния),.. а вот для синтеза - полностью эквивалентная. (Вообще-то для case'ов я использовал перечисляемые типы, и соответственно явно указывал все возможные комбинации. Если же вместо одной из комбинация написать others, то появляется сей неприятный XST Info.)